【正文】 owsn_time,8)。 elsif (clk39。 constant yellowew_time:integer:=5。 entity hld2 is port(reset:in std_logic。 sign_state=“ 100”時(shí)，東西方向黃燈亮 5s。 sign_state=“ 000”時(shí)，南北方向綠燈亮 25s。 elsif (clk39。 end if。139。 clk_2hz_ff=0000000。 end process。) then if clk_scan_ff=scan_val1 then clk_scan_ff=00。 begin process(reset,clk) begin if reset=39。 constant scan_val:positive:=4。 use 。其次要感謝學(xué)院里的老師們，他們在平時(shí)不僅教會(huì)我們專業(yè)方面的知識(shí)，而且教會(huì)我們做人做事的道理，尤其要感謝在本次設(shè)計(jì)中給與我大力支持和幫助的指導(dǎo)教師謝麗君老師。圖 311 顯示的也是狀態(tài)三時(shí)東西方向紅燈亮、南北方向綠燈亮， 這與之前紅綠燈信號(hào)控制電路仿真出來的波形結(jié)果是相同的。紅綠燈信號(hào)控制電路的作用就是產(chǎn)生的一系列的控制信號(hào)去完成之前幾個(gè)模塊設(shè)定好的功能。 紅綠燈信號(hào)控制電路 在紅 綠燈交通信號(hào)系統(tǒng)中，大多數(shù)的情況是通過自動(dòng)控制的方式指揮交通。所以，倒計(jì)時(shí)控制電路最主要的功能就是負(fù)責(zé)接收 hld2 電路輸出的值，然后將其轉(zhuǎn)換成 BCD 碼，并利用發(fā)光二極管顯示出來，讓車輛行人能夠清楚地知道再 17 過多久信號(hào)燈就會(huì)發(fā)生變化。 16 圖 35 是計(jì)數(shù)秒數(shù)選擇電路通過 Quartus II 軟件仿真得到的仿真波形圖。 第 一 句 就 是 將scan_bit 設(shè)為常數(shù) ‘ 2’，這個(gè)數(shù)值是可以根據(jù)設(shè)計(jì)的需要任意設(shè)定的。 系統(tǒng)輸出信號(hào)： ena_scan：將外部 的時(shí)鐘信號(hào)進(jìn)行分頻處理； ena_1hz：產(chǎn)生每秒一個(gè)的脈沖信號(hào)； flash_1hz：產(chǎn)生每秒一個(gè)脈沖的時(shí)鐘信號(hào)。（ 2）參數(shù)化的概念：針對(duì)不同時(shí)段的交通流量，可以調(diào)整紅綠燈電路（增加或者減少電路的計(jì)數(shù)時(shí)間），以增加程序的靈活性。主干道綠燈亮?xí)r，支干道紅燈亮，反之亦然，兩者交替允許通行。 默認(rèn)配置語句的基本格式為： CONFIGURATION 配置名 OF 實(shí)體名 IS FOR 選配結(jié)構(gòu)體名 END FOR END 配置名； 12 VHDL 最基本的描述方法 結(jié)構(gòu)體的行為描述法 所謂結(jié)構(gòu)體的行為描述 (behavioral descriptions)，即對(duì)設(shè)計(jì)實(shí)體按算法的路徑來描述。 庫語句的格式為： LIBRARY 庫名； 程序包 (package)：程序包也叫包集合，主要用來存放各個(gè)設(shè)計(jì)都能共享的數(shù)據(jù)類型、子程序說明、屬性說明和元件說明等部分。一個(gè)結(jié)構(gòu)體中可以有多個(gè)并行運(yùn)行的 進(jìn)程結(jié)構(gòu)，每一個(gè)進(jìn)程內(nèi)部是由一系列順序語句來構(gòu)成的。 實(shí)體語句結(jié)構(gòu)如下： ENTITY 實(shí)體名 IS [GENERIC(類屬表 )； ] [PORT(端口表 )； ] END ENTITY 實(shí)體名； 結(jié)構(gòu)體 結(jié)構(gòu)體也叫構(gòu)造體，結(jié)構(gòu)體描述了基本設(shè)計(jì)單元 (實(shí)體 )的結(jié)構(gòu)、行為、元件及內(nèi)部連接關(guān)系，也就是說它定義了設(shè)計(jì)實(shí)體的功能，規(guī)定了設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，制定了實(shí)體內(nèi)部元件的連接關(guān)系。最常見的使電路復(fù)雜化的原因之一是設(shè)計(jì)中存在許多本不必要的類似 LATCH 的結(jié)構(gòu)。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)， 也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 （ 4） VHDL 的設(shè)計(jì)不依賴于特定的器件 ,方便了工藝的轉(zhuǎn)換。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。最初是由 美國國防部 開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真 。 硬件描述語言 (HDL)是相對(duì)于一般的計(jì)算機(jī)軟件語言如 C、 Pascal 而言的。 (4)實(shí)驗(yàn)開發(fā)系統(tǒng)。設(shè)計(jì)者的工作僅限于利用軟件的方式來完成對(duì)系統(tǒng)硬件功能的描述，在 EDA 工具的 幫助下和應(yīng)用相應(yīng)的 FPGA/CPLD 器件，就可以得到最后的設(shè)計(jì)結(jié)果。 EDA 技術(shù)在進(jìn)入 21 世紀(jì)后，得到了更大的發(fā)展。所以國內(nèi)的科研人員也在孜孜不倦的研究著更好的交 通燈控制系統(tǒng)，大致研究可以分為兩類，其一是按固定配時(shí)方案運(yùn)行，其二是由車輛檢測器提供的實(shí)時(shí)交通信息控制信號(hào)機(jī)運(yùn)行的。城市的交通擁堵，大部分是由于交叉口的通行能力不足或沒有充分利用造成的，這導(dǎo)致車流中斷、事故增多、延誤嚴(yán)重。通過電路優(yōu)化設(shè)計(jì) ,可以使用規(guī)模更小的可編程邏輯芯片 ,從而降低系統(tǒng)成本。 本設(shè)計(jì)利用 VHDL 語言來實(shí)現(xiàn)交通燈控制器。 和諧的城市交通具有很重要的現(xiàn)實(shí)意義。這些系統(tǒng)，大都是在各路口附近安裝磁性環(huán)路監(jiān)控器，由各路口的控制設(shè)備、人員將交通控制參數(shù)通過通訊網(wǎng)絡(luò)輸入微處理器，用小型計(jì)算機(jī)進(jìn) 行集中處理 [1]。 3 第一章 EDA 技術(shù) EDA 技術(shù)及其發(fā)展 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA（ Electronic Design Automation）技術(shù)。不言而喻， EDA 技術(shù)將迅速成為電子設(shè)計(jì)領(lǐng)域中的極其重要的組成部分。 EDA 技術(shù)涉及面很廣，內(nèi)容豐富，從教學(xué)和實(shí)用的角度看，主要應(yīng)掌握如下四個(gè)方面的內(nèi)容 : (1)大規(guī)模可編程邏輯器件 。在 PCB 完成以后，還可以利用 PLD 的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。 與世界各知名高校相比，我國高等院校在 EDA 及微電子方面的教學(xué)和科研工作有著明顯的差距，我們的學(xué)生現(xiàn)在做的課程實(shí)驗(yàn)普遍 陳舊，動(dòng)手能力較差。強(qiáng)大的現(xiàn)代國防必須建立在自主開發(fā)的基礎(chǔ)上，因此，廣大電子工程技術(shù)人員應(yīng)該盡早掌握這一先進(jìn)技術(shù)，這不僅是提高設(shè)計(jì)效率和我國電子工業(yè)在世界市場上生存、竟?fàn)幣c發(fā)展的需要，更是建立強(qiáng)大現(xiàn)代國防的需要 [6]。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的 計(jì)算機(jī)高級(jí)語言 。 VHDL 具有多層次描述系統(tǒng)硬件功能的能力。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)功能的可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 即使最后綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，其電路的復(fù)雜程度和時(shí)延特性都會(huì)有很大的差別，甚至某些額外的電路還使得系統(tǒng)運(yùn)行效率達(dá)不到要求。 實(shí)體 設(shè)計(jì)實(shí)體是 VHDL 語言設(shè)計(jì)的基本單元，簡單的可以是一個(gè)與門，復(fù)雜的可以是一個(gè)微處理器或一個(gè)數(shù)字系統(tǒng)，其結(jié)構(gòu)基本是一致的，都是由實(shí)體說明和結(jié)構(gòu)體兩部分組成。 BLOCK 塊語句的結(jié)構(gòu)： 塊標(biāo)號(hào)： BLOCK 接口說明 類屬說明 BEGIN 并行塊語句 END BLOCK(塊標(biāo)號(hào) )； 進(jìn)程 (PROCESS)： PROCESS 結(jié)構(gòu)是最能體現(xiàn) VHDL 語言特色的語句。 子程序有兩種類型：過程 (PROCEDURE)和函數(shù) (FUNCTION)。 在用 VHDL 描述硬件電路時(shí)，常常采用結(jié)構(gòu)描述方式和混合描述方式。 數(shù)據(jù)流描述法采用并發(fā)信號(hào)賦值語句，而不是進(jìn)程順序語句。 外部硬件電路方面主要包括：兩組紅綠燈、兩組 LED 顯示器。因此， hld1 時(shí)鐘發(fā)生電路最主要的功能就是產(chǎn)生一些穩(wěn)定的輸出信號(hào)，并將其用做后面幾個(gè)電路的使能控制與同步信號(hào)。這就使設(shè)計(jì)的靈活性增強(qiáng)了。程序如下（見附錄） 圖 34 是計(jì)數(shù)秒數(shù)選 擇電路的元件模塊圖。如此循環(huán)下去，道路就會(huì)暢通無阻了。 圖 37: 倒計(jì)時(shí)控制電路時(shí)序圖 這段程序是采用的就是查表的方法并且利用發(fā)光二極管進(jìn)行倒計(jì)時(shí)顯示 ,如圖 37所示 :當(dāng)綠燈點(diǎn)亮開始計(jì)數(shù)后， load就會(huì)將減 1后的值賦給 t_ff，之后 t_ff又會(huì)從 case 語句中查找到相對(duì)應(yīng)的值再賦給 led 顯示所剩余的時(shí)間。 系統(tǒng)輸出信號(hào)： recount：產(chǎn)生重新計(jì)數(shù)的輸出使能控制信號(hào)； sign_state：產(chǎn)生輸出狀態(tài)信號(hào)； 19 red：負(fù)責(zé)紅色信號(hào)燈的顯示； green：負(fù)責(zé)綠色信號(hào)燈的顯示； yellow：負(fù)責(zé)黃色信號(hào)燈的顯示。將時(shí)鐘脈沖發(fā)生電路、計(jì)數(shù)秒數(shù)選擇電路、倒計(jì)時(shí)控制電路、紅綠燈信號(hào)控制電路四部分放進(jìn)定義的程序包中。 通過本課題的設(shè)計(jì)，讓我體會(huì)到 EDA 技術(shù) 使用的廣泛性以及重要性， EDA技術(shù)的出現(xiàn)給現(xiàn)代控制領(lǐng)域帶來了一項(xiàng)新的改變。正是有了他們，我才能在各方面取得顯著的進(jìn)步，在這里向他們表示我由衷的謝意！最后， 再次向各位領(lǐng)導(dǎo)、各位老師致以崇高的敬意和最衷心的感謝！ 23 參考文獻(xiàn) [1] 元紅妍，張鑫 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.電子設(shè)計(jì) [M].北京：高度教育出版社， 2021,45— 59 24 附 錄 library ieee。 flash_1hz:out std_logic)。 signal ena_s:std_logic。 25 elsif (clk39。039。039。139。 ena_one=ena_one。 begin process(reset,clk) begin if reset=39。 and recount=39。 when 011=load=conv_std_logic_vector(redew_time,8)。 計(jì)數(shù)秒數(shù)選擇電路程序代碼 27 library ieee。 load:out std_logic_vector(7 downto 0))。 begin process(reset,clk) begin if reset=39。 and recount=39。 when others=load=conv_std_logic_vector(yellowsn_time,8)。 constant yellowew_time:integer:=5。 constant greensn_time:integer:=25。 ena_1hz:in std_logic。 green:out std_logic_vector(1 downto 0)。 begin if (st_butt=39。event and clk=39。 st_transfer=39。 end process。event and clk=39。) then recount=39。 elsif (a_m=39。 state=rewgsn。139。 sign_state=101。139。 state=gewrsn。) then if (next_state=39。 state=gewrsn。) then