便攜式瞬變電磁發(fā)射機(jī)設(shè)計(jì)_畢業(yè)設(shè)計(jì)-文庫(kù)吧在線文庫(kù)
【正文】 驗(yàn)研究都投入了大量工作，并取得了一定研究 2 成果?；竟ぷ鬟^(guò)程是：由 FPGA產(chǎn)生脈沖控制信號(hào)，該信號(hào)經(jīng)過(guò) ULN2803達(dá)林頓管進(jìn)行驅(qū)動(dòng)放大，放大后的控制信號(hào)可以控制由 MOSFET構(gòu)成的 H型橋路，再通過(guò)6N137光電隔離模塊和 IR2102S驅(qū)動(dòng)電路的作用，在發(fā)射線圈中就可以得到想要的脈沖發(fā)射電流。目前幾乎涉及了地球物理勘探的各個(gè)領(lǐng)域包括海洋和空中，可見(jiàn)已成為重要的地球物理勘探方法之一。 隨著現(xiàn)在的儀器變得越來(lái)越數(shù)字化和智能化，越來(lái)越多的問(wèn)題可以用瞬變電磁法來(lái)解決，特別是近幾年來(lái)在地下水探測(cè)、地質(zhì)調(diào)查等領(lǐng)域起到良好的作用，目前幾乎涉及了地球物理勘探的各個(gè)領(lǐng)域包括海洋和空中，可見(jiàn)已成為重要的地球物 理勘探方法之一。因此，通過(guò)對(duì)瞬變電磁場(chǎng)隨時(shí)間變化規(guī)律的研究，我們就可以達(dá)到了解地下介質(zhì)參數(shù)的目的，這就是瞬變電磁法的工作原理。 對(duì)于瞬變電磁發(fā)射機(jī)，人們最關(guān)注的往往是最大發(fā)射電壓、最大發(fā)射電流、額定發(fā)射功率、關(guān)斷延遲時(shí)間、與接收機(jī)同步等幾個(gè)方面。 第 2 章 FPGA 控制電路設(shè)計(jì)，主要介紹了 FPGA 以及與其相關(guān)的輔助電路的設(shè)計(jì)，最 重要的是基于 Quartus II 的軟件設(shè)計(jì)，設(shè)計(jì)出了控制橋路的 FPGA 控制信號(hào)。模數(shù)轉(zhuǎn)換電路原理圖如圖 所示。 case kkk is when 0= k=0110。 控制信號(hào)仿真結(jié)果分析 仿真波形如圖 所示，根據(jù)仿真結(jié)果可知該軟件設(shè)計(jì)部分滿足系統(tǒng)設(shè)計(jì)要求。 圖 驅(qū)動(dòng)電路 光電隔離模塊設(shè)計(jì) 為了使大電流回路部分和數(shù)字電路部分隔離，保證系統(tǒng)的正常工作，在 IR2102S 驅(qū)動(dòng)電路前還需要設(shè)計(jì)光電隔離電路，本設(shè)計(jì)選用 6N137 光電耦合器，由于 6N137 固有的特性，用它設(shè)計(jì)的光電隔離電路不會(huì)影響驅(qū)動(dòng)部分的延遲。 本章總結(jié) 本章主要對(duì)瞬變電磁發(fā)射機(jī)的發(fā)射橋路進(jìn)行設(shè)計(jì)，主要包括驅(qū)動(dòng)電路、光電隔離電路、 H 橋路的設(shè)計(jì)，其中 H 橋的設(shè)計(jì)是關(guān)鍵，特別是緩沖吸收電路的設(shè)計(jì)，因?yàn)榫彌_吸收電路設(shè)計(jì)的好壞直接影響發(fā)射波形的下降沿關(guān)斷時(shí)間長(zhǎng)短，而下降沿的延遲時(shí)間長(zhǎng)短又會(huì)直接影響到瞬變電磁探測(cè)的精度。 21 總結(jié) 本文主要介紹了利用 FPGA 進(jìn)行控制的瞬變電磁發(fā)射機(jī)，并完成了相應(yīng)部分的電路設(shè)計(jì)。 首先，我要向我的畢業(yè)設(shè)計(jì)指導(dǎo)老師 段清明 教授表示衷心的感謝 以及崇高的敬意 ，本文從選題到完成都得到了 段 老師的悉心指導(dǎo) 與幫助，段老師的人格魅力和科研精神將會(huì)使我受益終身。 25 圖 1 外接電源電路圖 123VSS16RESET44041424344578910111213XTAL214VDD38XTAL115171819202122232425PSEN26ALE/PROG2728EA293031323334353637396U3 STC89C54RD+P2_5P2_6P2_7P0_4 P0_5 P0_6 P0_7 P1_0P1_1P1_2P1_3P1_4P1_5 P1_6 P1_7 P3_0 P3_1 P3_2 P3_3 P3_4 P3_5P2_0P2_1P2_2P2_3P2_4P0_0P0_1P0_2P0_3P4_0P4_2P4_3100KR9 Res21uFC1 Cap_1MCU_TXDMCU_RXD30pFC1130pFC1212345678910P2 Header 5X2MCU_TXDMCU_RXDMCU_TXDMCU_RXD 12RESETRESETMCUREM1ADJ2Vin3+Vin4GND9Vo18COM7Vo26Vo35U2 15W24S5D12DGND Vo1 Vo2 Vo3220uF/50VC21 2P1 P_Header 2VinVin+Vin+VinGND1IN3OUT2OUT4U4 1uFC5 Cap_11000uFC4DVCC Cap_11000uFC10Vo210mHL2 InductorVo310mHL3Vo110mHL1 InductorDVCC A+12V A12V470uFC16 Cap Pol1 470uFC21 Cap Pol11uFC6 Cap_11uFC13 Cap_11uFC7 Cap_11000uFC91uFC18 Cap_11uFC19 Cap_11uFC14 Cap_1470uFC17 Cap Pol1 470uFC22 Cap Pol1 Cap_1 Cap_1 Cap_1PowerD2 DiodeD1 Diode DVCCTest PointXTAL1XTAL2XTAL1XTAL21A+5V1DVCC11uFC451uFC461uFC471uFC48DVCCRO1RE2DE3DI4GND5A6B7VCC8U6 SN65HVD3082EDMCU_RXDMCU_TXDP3_4TVS1 TVS2 TVS347KR10ABBAAB10RR1110RR13BB ADS1 DS3DVCC2KR152KR17A+5V51_nRD51_nWRRS485ALEDVCCDVCC47KR24BAGND47KR12A2KR25GNDGNDGND GNDGNDGNDGNDGNDGNDGNDGNDGND GNDGNDGNDGND GND GND1 2 3P3 MHDR1X3GND1234567891011121314151617181920P4 USBP0 _0 P0 _1 P0 _2 P0 _3 P0 _4 P0 _5 P0 _6 P0 _7P4_3 P4_2 P4_1 P4_0 P3_2 DVCC GND GND12345678910P14 Header 5X2HP4_0 P4_1 P4_2 P4_3P4_0 P4_1 P4_2 P4_31 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16P16 16021 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20P15 12864GND DVCC P4_0 GND P4_1 P0_0 P0_1 P0 _2 P0_3 P0_4 P0 _5 P0 _6 P0 _7DVCCGNDGNDDVCCP4_0 51_nWR P4_1 P0_0 P0_1 P0 _2 P0_3 P0 _4 P0 _5 P0 _6 P0 _7 51_nRD DVCC DVCC GND20KR02 RPotGND1KR? Res220KR01 RPotGNDS1 SWPB S2 SWPB S3 SWPB S4 SWPBGNDP2_1 P2_2 P2_3DQ2GND1VCC3U1 DS18201KR1Res2DVCCP1_7 GND1 2 3P17 Header 3HP3_2 P3_3P2_0D01 LED0D02 LED0D03 LED0D04 LED01KR2 Res21KR3 Res21KR4 Res21KR5 Res2P1_0P1_1P1_2P1_3DVCC10mHL0 InductorGNDP0_0P0_1 P0_3P0_2 P0_4P0_5 P0_7 P1_1 P1_3 P1_5 P2_1 P2_3 P2_5 P2_7 P4_1P1_7P4_0P2_6P2_4P2_2P2_0P1_6P1_4P1_2P1_0P0_6P4_2123456789101112131415161718192021222324252627282930P18 Header 15X212345678910111213141516171819202122232425262728293031323334353637383940P19 Header 20X2H12345678910111213141516171819202122232425262728293031323334353637383940P20 Header 20X2HP0_0P0_1P0_2P0_3P0_4P0_5P0_6P0_7P1_0P1_1P1_2P1_3P1_4P1_5P1_6P1_751_nRD51_nWRP2_0P2_1P2_2P2_3P2_4P2_5P2_6P2_7P0_0P0_1 P0_3P0_2 P0_4P0_5 P0_7 P1_1 P1_3 P1_5 P2_1 P2_3 P2_5 P2_7P1_7P2_6P2_4P2_2P2_0P1_6P1_4P1_2P1_0P0_6 P3_0P3_1 P3_3P3_2 P3_4 51_nWRP3_5 51_nRD1 2 3 4 5 6 7 8P21 Header 8DVCC P4_0 P4_1 P4_2 P4_3 P3_0 P3_1 GND 26 圖 2 FPGA 控制電路原理圖 REF1VDD2IN+3IN4GND5CNV6SDO7SCK8SDI9VIO10U1 AD7982RMGND4NIC7TP1TRIM5VOUT6NIC3TP8VIN2U2 ADR425BRFB1REF2V+3OUT+4OUT5V6DIS7IN8U3 ADA4941112P1 P_Header 2GNDR101 2kR102 1kR103 20k R104 10kR105 10kR106 10kGNDGNDR107 20R108 20C101 2700pFC102 2700pFGNDGNDREF+5VREF+5VREF+5VREF+5
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