【正文】 ：四、實(shí)驗(yàn)?zāi)康模何?、?shí)驗(yàn)內(nèi)容：六、實(shí)驗(yàn)器材（設(shè)備、元器件）：七、實(shí)驗(yàn)步驟：八、實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析：第二篇：電子科技大學(xué)實(shí)驗(yàn)報(bào)告格式九、實(shí)驗(yàn)結(jié)論：十、總結(jié)及心得體會(huì)：十一、對(duì)本實(shí)驗(yàn)過(guò)程及方法、手段的改進(jìn)建議：報(bào)告評(píng)分：指導(dǎo)教師簽字：電子科技大學(xué)學(xué)生姓名：學(xué)號(hào)：指導(dǎo)教師：日期：實(shí) 驗(yàn) 報(bào) 告年月日一、實(shí)驗(yàn)室名稱：二、實(shí)驗(yàn)項(xiàng)目名稱：三、實(shí)驗(yàn)原理：四、實(shí)驗(yàn)?zāi)康模何濉?shí)驗(yàn)內(nèi)容：六、實(shí)驗(yàn)器材（設(shè)備、元器件）：七、實(shí)驗(yàn)步驟：八、實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析：第三篇：電子科技大學(xué)數(shù)學(xué)實(shí)驗(yàn)報(bào)告一、選擇題：（每題3分，共30分）若分式 有意義，則x的取值范圍是（A．B．C．D．x≠－1）一射擊運(yùn)動(dòng)員在一次射擊練習(xí)中打出的成績(jī)?nèi)缦卤硭荆哼@次成績(jī)的眾數(shù)是（）A。①②③④D。通過(guò)《現(xiàn)代電子技術(shù)綜合實(shí)驗(yàn)》課程的學(xué)習(xí)，使學(xué)生對(duì)系統(tǒng)設(shè)計(jì)原理、主要性能參數(shù)的選擇原則、單元電路和系統(tǒng)電路設(shè)計(jì)方法及仿真技術(shù)、測(cè)試方案擬定及調(diào)測(cè)技術(shù)有所了解；使學(xué)生初步掌握電子技術(shù)中應(yīng)用開發(fā)的一般流程，初步建立起有關(guān)系統(tǒng)設(shè)計(jì)的基本概念，掌握其基本設(shè)計(jì)方法，為將來(lái)從事電子技術(shù)應(yīng)用和研究工作打下基礎(chǔ)。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可視部分，及端口)和內(nèi)部(或稱不可視部分)，既涉及實(shí)體的內(nèi)部功能和算法完成部分。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。另外一種方法是用CPLD（Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)。這一步的目的是生成用于下載(編程 Programming)的編程文件。(也叫布局布線仿真或時(shí)序仿真)。4，在秒表正常運(yùn)行的情況下，如果按下“Split/Reset”鍵，顯示停止在按鍵時(shí)的時(shí)間，但秒表仍然在計(jì)時(shí)； 5，再次按下該鍵，秒表恢復(fù)正常顯示。 按鍵消抖電路：消除按鍵輸入信號(hào)抖動(dòng)的影響，輸出單脈沖。設(shè)計(jì)圖如下：四、系統(tǒng)組成和解決方案：在項(xiàng)目開始設(shè)計(jì)時(shí)，首先要確定系統(tǒng)的需求并發(fā)展出一個(gè)針對(duì)這些需求的計(jì)劃。在有時(shí)鐘信號(hào)輸入的情況下，當(dāng)使能端無(wú)效時(shí)，計(jì)數(shù)器不能進(jìn)行計(jì)數(shù)；當(dāng)清零端有效時(shí)，計(jì)數(shù)重新歸為0值。、鎖存器鎖存數(shù)據(jù)，使顯示保持鎖定。在8個(gè)數(shù)碼管中有兩個(gè)數(shù)碼管顯示是不變的，故不需要輸出，所以譯碼模塊要求輸入需要譯碼的6組數(shù)據(jù)以及1KHz時(shí)鐘信號(hào)。由圖可得，當(dāng)沒(méi)有時(shí)鐘信號(hào)時(shí)Q不變。并對(duì)軟件開發(fā)產(chǎn)生了興趣。S_R : in STD_LOGIC。COMPONENT counter PORT（clk : IN std_logic。daout5 : OUT std_logic_vector(3 downto 0)。q : IN std_logic。t_1 : IN std_logic_vector(3 downto 0)。t11 : OUT std_logic_vector(2 downto 0)。t11 : IN std_logic_vector(2 downto 0)。signal clr_A,ena_A,lock_A:std_logic。Inst_keydb2: keydb PORT MAP(clk =clk_1k , key_in = S_R, key_out =S_R_out)。co : out STD_LOGIC。clk : in STD_LOGIC。 then countco：entity counter isPort(clk : in STD_LOGIC。daout5 : out STD_LOGIC_VECTOR(3 downto 0)。en : IN std_logic。daout : OUT std_logic_vector(2 downto 0))。Inst_counter10_3: counter10 PORT MAP（clr = clear，clk =clk_100 ，en = co_out2，co = co_out3，daout = daout3)。j_clr : out STD_LOGIC。q : out STD_LOGIC)。)。and clk39。output: out STD_LOGIC_VECTOR(7 downto 0)。139。t0 : out STD_LOGIC_VECTOR(3 downto 0)。139。event and clk =39。end keydb。t2 : out STD_LOGIC_VECTOR(3 downto 0)。t_11 : in STD_LOGIC_VECTOR(2 downto 0)。signal bcd:std_logic_vector(3 downto 0):=“1000”。t1 : in STD_LOGIC_VECTOR(3 downto 0)。end fenpingqi_1k_100。139。architecture Behavioral of control is signal state:std_logic_vector(1 downto 0):=“00”。end Behavioral。signal co_out1,co_out2,co_out3,co_out4,co_out5:std_logic。COMPONENT counter6 PORT（clr : IN std_logic。q : OUT std_logic)。daout1 : out STD_LOGIC_VECTOR(3 downto 0)。end counter6。begin process(clk,clr,count)begin if clr=39。end Behavioral。signal Dig:std_logic_vector(2 downto 0)。seg : OUT std_logic_vector(7 downto 1))。COMPONENT display PORT（clk_1k : IN std_logic。display_in : IN std_logic。s_en : OUT std_logic)。key_in : IN std_logic。daout1 : OUT std_logic_vector(3 downto 0)。end top。從外部來(lái)看，效果是一樣的，但實(shí)際程序卻存在漏洞。比如時(shí)基信號(hào)即石英振蕩器所提供的信號(hào)就只能由P181 輸入。、top文件由以上各個(gè)文件相互連接而成，以及硬件的管腳管腳分布。在手動(dòng)控制按鍵輸入控制信號(hào)前，由于人為因素，會(huì)導(dǎo)致輸入信號(hào)不穩(wěn)定等問(wèn)題，故須添加一個(gè)消抖模塊，使得每次按鍵只會(huì)產(chǎn)生一個(gè)脈沖。、控制電路控制計(jì)數(shù)器的運(yùn)行、暫停以及復(fù)位；產(chǎn)生鎖存器的使能信號(hào)。因此利用上升沿計(jì)數(shù)手段，將047999用16位二進(jìn)制數(shù)表示，而在從047999的計(jì)數(shù)過(guò)程中，該二進(jìn)制數(shù)的最高位只有一次狀態(tài)變化，故可取對(duì)應(yīng)二進(jìn)制數(shù)的最高位來(lái)輸出達(dá)到分頻到1KHz的目的。8個(gè)數(shù)碼顯示管共用一個(gè)段位，故為了將時(shí)鐘顯示在8個(gè)數(shù)碼管上，需要一定頻率（本秒表為1KHz）的信號(hào)進(jìn)行掃描，使得我們?nèi)庋劭瓷先ナ?個(gè)數(shù)碼管同時(shí)顯示的。 計(jì)數(shù)器：對(duì)時(shí)間基準(zhǔn)脈沖進(jìn)行計(jì)數(shù)，完成計(jì)時(shí)功能。一、實(shí)驗(yàn)任務(wù)——設(shè)計(jì)一個(gè)秒表：秒表的計(jì)時(shí)范圍為00’00”00 ~ 59’59”99。然后，在根據(jù)網(wǎng)表中提供的各門的連接，把各個(gè)門的輸入輸出連接起來(lái)。綜合的目的是在于將設(shè)計(jì)的源文件由語(yǔ)言轉(zhuǎn)換為實(shí)際的電路。FPGA一般來(lái)說(shuō)比ASIC（專用集成電路）的速度要慢，實(shí)現(xiàn)同樣的功能比ASIC電路面積要大。歸納起來(lái)，VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn):(1)VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣(2)VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力(3)VHDL 語(yǔ)言具有很強(qiáng)的移植能力(4)VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)(5)VHDL 語(yǔ)言程序易于共享和復(fù)用 由于 VHDL 語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語(yǔ)言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便