【正文】 igned Fractional” (有符 號小數 ) 參數“ Node Type”設為“ Input port” 參數“ [number of bits].[]”設為“ 2” 參數“ [].[number of bits]”設為“ 8” Y 模塊： (Altbus) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數“ Bus Type”設為“ signed Fractional” 參數“ Node Type”設為“ Output port” 參數“ [number of bits].[]”設為“ 4” 參數“ [].[number of bits]”設為“ 23” BusConv 模塊： (BusConversion) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數“ Input Bus Type”設為“ signed Fractional” 參數“ Input [number of bits].[]”設為“ 4” 參數“ Input [].[number of bits]”設為“ 18” 參數“ Output Bus Type”設為“ signed Fractional” 參數“ Output [number of bits].[]”設為“ 2” 第 11 頁（共 19 頁） 參數“ Output [].[number of bits]”設為“ 15” BusConv BusConv4 模塊： (BusConversion) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數“ Input Bus Type”設為“ signed Fractional” 參數“ Input [number of bits].[]”設為“ 3” 參數“ Input [].[number of bits]”設為“ 15” 參數“ Output Bus Type”設為“ signed Fractional” 參數“ Output [number of bits].[]”設為“ 2” 參數“ Output [].[number of bits]”設為“ 15” BusConv BusConv BusConv5 模塊： (BusConversion) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數“ Input Bus Type”設為“ signed Fractional” 參數“ Input [number of bits].[]”設為“ 4” 參數“ Input [].[number of bits]”設為“ 25” 參數“ Output Bus Type”設為“ signed Fractional” 參數“ Output [number of bits].[]”設為“ 2” 參數“ Output [].[number of bits]”設為“ 15” FeedBackAdder、 FeedBackAdder2 模塊： (Parallel Adder Subtractor) 庫： Altera DSP Builder 中 Arithmetic 庫 參數“ Number of Inputs”設為“ 2” 參數“ Add(+)Sub()”設為“ + ” FeedBackAdder FeedBackAdder3 模塊： (Parallel Adder Subtractor) 庫： Altera DSP Builder 中 Arithmetic 庫 參數“ Number of Inputs”設為“ 2” 參數“ Add(+)Sub()”設為“ ++” FeedForwardAdder 、 FeedForwardAdder1 模塊： (Parallel Adder Subtractor) 庫： Altera DSP Builder 中 Arithmetic 庫 參數“ Number of Inputs”設為“ 3” 參數“ Add(+)Sub()”設為“ +++” Delay、 Delay Delay Delay3 模塊： (Delay) 第 12 頁（共 19 頁） 庫： Altera DSP Builder 中 Storage 庫 參數“ Depth”設為“ 1” 參數“ Clock Phase Selection”設為“ 1” G、 A1 A1 A2 A2 B B1 B1 B B2 B22 模塊：(Gain) 庫 ： Altera DSP Builder 中 Arithemtic 庫 參數“ Map Gain Value to Bus Type”設為“ Signed Fraction” 參數“ [Gain value number of bits].[]”設為“ 2” 參數“ [].[Gain value number of bits]”設為“ 10” 參數“ Number of Pipeline Levels”設為“ 0” IIR 濾波器系數的計算 假設 4 階 IIR 濾波器的設計指標如下： ? 采樣頻率 Fs 為 50MHz； ? 濾波器類型為高 通 (HighPass)； ? 濾波器 Fc 為 5MHz； ? 濾波器設計類型為 Butterworth。 ? 實際技術實現：軟件法、硬件法或 DSP 芯片法。 每一級分子的系數確定一對零點，分母的系數確定一對極點，因為子網絡 的零極點也即整體網絡的零極點，所以整個系統的零極點都 第 8 頁（共 19 頁） 可以準確的由每一級的系數來調整和控制，這樣便于調整濾波器的頻率響應性能。 并聯型：將系統函數的 H(Z)因式分解為雙二階之和， 每個雙二階用一個直接型實現，整個系統函數作為二階節(jié)的并聯網絡實現 [1] [11]。這里 所講的數字濾波器都是一個離散的LTI 系統，離散的 LTI 系統模型 [1][8][9]： 圖 1 數字濾波器 LTI 模型 X(n)、 y(n)分別是系統的輸入輸出序列 H(E)是系統本身的特性（轉移算子）。數字濾波器按實現的網絡結構或者從單位脈沖響應，分為 IIR（無限脈沖響應）和 FIR（有限脈沖響應）濾波器。 DSP Builder 是FPGA 制造商 Altera 推出得一個數字信號處理（ DSP）開發(fā)工具，它集成在 Matlab 設計環(huán)境的 Simulink 中。應用數字濾波器處理模擬信號時，首先須對輸入模擬信號進行限帶、抽樣和模數轉換。本文介紹了一個以 Altera 公司可編程邏輯芯片 Cyclone1C12 為控制核心， 利用 DSP_Builder 軟件設計 IIR 濾波器 。數字濾波器具有高精度、高可靠性、可程控改變特性或復用、便于集成等優(yōu)點。而以往 FPGA所需要傳統的基于硬件描述語言（ VHDL） 的設計由于 要考慮 FPGA 硬件的 ? 延時與 VHDL 遞歸算法的銜接，以及補碼運算和乘積結果截取等問題，相當繁雜。 用傳統的軟件對其進行分析需要很多條件，而運用 DSP_Builder軟件可以簡化很多步驟，整個的開發(fā)流層幾乎可以在同一環(huán)境中完成整個設計流程將系統描述和硬件實現有機地融為一體，充分顯示了現代電子設計自動化開發(fā)的特點與優(yōu)勢 。 數字濾波器的分類 數字濾波器按功能分為低通、高通、帶通、帶阻、全通濾波器。 由梅森公式得信號流圖： 圖 6 直接 I 型信號流程圖 整個濾波器由兩個網絡級聯，級聯系統得總的輸入輸出和子系統的級聯次序無關： 1 221()( ) ( )( ) ( ) ( )( ) ( ) ( )YzY z Y zH z H z H zX z X z Y z? ? ? ? （