【正文】 件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 80 年代后期有美國(guó)國(guó)防部開發(fā)的 VHDL 語言 (VHSIC Hardware Description Language)恰好滿足上述要求，并在 1987 年 12 月由 IEEE 標(biāo)準(zhǔn)化 VHDL（定為 IEEE std 10761987 標(biāo) 5 準(zhǔn)， 1993 年進(jìn)一步修訂，被定為 ANSI/IEEE std 10761993 標(biāo)準(zhǔn) ） 。同時(shí)，這意味著許多設(shè)計(jì)不必個(gè)個(gè)都從頭再來，只要在更高層次上把已有的模塊利用起來，就可以達(dá)到事半功倍的效果。除此，對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA工具。在所有計(jì)數(shù)器進(jìn)制設(shè)定方面，比較特別的是日計(jì)數(shù)器進(jìn)制的設(shè)定，因?yàn)樗兴姆N不同的情況，若為大月（ 12）則為 31進(jìn)制計(jì)數(shù)器，若為小月（ 11），則為 30 進(jìn)制計(jì)數(shù)器，若為閏年的 2 月，則為 29進(jìn)制計(jì)數(shù)器，若為平年的 2 月份，則為 28 進(jìn)制的計(jì)數(shù)器。若在進(jìn)入校年高位的工作方式時(shí)，再按 K1 鍵，則再次進(jìn)入正常計(jì)時(shí)。計(jì)時(shí)模塊由秒、分、時(shí)、日、月、年計(jì)數(shù)器實(shí)現(xiàn)。 ENTITY t_60m IS PORT(clk:IN STD_LOGIC。 THEN q11=q11+39。c=39。q2=q22。 c:OUT STD_LOGIC)。 IF q11=9 THEN q11=0000。 ELSE c=39。 時(shí)計(jì)數(shù)器的波形仿真如圖 所示 ： 圖 時(shí)計(jì)數(shù)器仿真圖 如圖 所示，當(dāng)時(shí)計(jì)數(shù)器計(jì)數(shù)至 23 時(shí)，等待至 clk 信號(hào)下一個(gè)脈沖上升沿到來時(shí)，進(jìn)位輸出 c 產(chǎn)生一個(gè)輸出脈沖，同是時(shí)計(jì)數(shù)器再次從 0 開始計(jì)數(shù)，故設(shè)計(jì)正確。 USE 。 ARCHITECTURE rt_1 OF day IS SIGNAL q3,q4:STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 ELSE c=39。039。 END IF。 WHEN OTHERS=NULL。 2）當(dāng)輸入信號(hào) panduan 為 01 時(shí) ，日計(jì)數(shù)器的波形仿真如圖 所示： 圖 判斷信號(hào) panduan 為 01 時(shí)日計(jì)數(shù)器的仿真圖 如圖 所示，當(dāng)輸入的 panduan 為 01 時(shí)，日計(jì)數(shù)器計(jì)數(shù)至 30 時(shí)，等待至 clk 信號(hào)下一個(gè)脈沖上升沿到來時(shí)，進(jìn)位輸出 c 產(chǎn)生一個(gè)輸出脈沖，同時(shí)日計(jì)數(shù)器再次從 1 開始計(jì)數(shù)，故設(shè)計(jì)正確。 USE 。 SIGNAL q3: STD_LOGIC_VECTOR (7 DOWNTO 0)。 END IF。 END IF。 END IF。 september WHEN 00010000=pan=00。 END ARCHITECTURE rt_1。 ENTITY year_1 IS PORT(clk:IN STD_LOGIC。 THEN q1=q1+39。c=39。EVENT AND clk=39。039。此外，從圖中可以觀察到每過 4 年，信 號(hào) run 都會(huì)輸出一個(gè)脈沖，故設(shè)計(jì)正確。 END ENTITY year_2。q2=q2+39。y4=q2。 USE 。EVENT AND k1=39。ri=so。l3=39。 模式 0 正常計(jì)時(shí) WHEN001=fi=k2。039。039。si=k2。039。039。yi=39。l2=39。l6=39。n2i=39。l4=39。ri=so。039。039。039。039。當(dāng)按下按鍵 K1 一次，則進(jìn)入校分的工作模式， l1 輸出為高電平。 顯示及顯示方式切換模塊源程序如下： LIBRARY IEEE。 END ENTITY change_1。 END IF。q2=d2。 q4=min2。 END PROCESS。 生成頂層原理圖的方法是基于上述各模塊的源程序，將各個(gè)源程序創(chuàng)建成 為一個(gè)元器件。 本設(shè)計(jì)中目標(biāo)芯片選用 EP1K30TC1443，可根據(jù)芯片引腳對(duì)照表和實(shí)驗(yàn)結(jié)構(gòu)電路圖對(duì)輸入輸出引腳進(jìn)行匹配，完成匹配后，再對(duì)頂層原理圖進(jìn)行編譯。若選擇年份為平年且將月計(jì)數(shù)器校為 2 月份，再通過 K1 按鍵進(jìn)入校日工作模式，觀察到日計(jì)數(shù)器計(jì)數(shù)至 28 時(shí)，再按 K2 按鍵，日計(jì)數(shù)器重新從 1 開始計(jì)數(shù)；若選擇年份為閏年且將月計(jì)數(shù)器校為 2 月份，再通過 K1 按鍵進(jìn)入校日工作模式，觀察到日計(jì)數(shù)器計(jì) 數(shù)至29 時(shí)，再按 K2 按鍵，日計(jì)數(shù)器重新從 1 開始計(jì)數(shù)，符合設(shè)計(jì)要求，設(shè)計(jì)正確、可行且具有一定的實(shí)用性。通過下載到實(shí)驗(yàn)箱驗(yàn)證，系統(tǒng)能實(shí)現(xiàn)預(yù)定的所有功能，設(shè)計(jì)正確、可行，且具有一定的實(shí)用性。為了增加系統(tǒng)的實(shí)用性與正確性，設(shè)計(jì)充分考慮實(shí)際問題，如在年計(jì)時(shí)模塊中判斷某年是否為閏年，輸出的閏年判斷信號(hào)又與月份相結(jié)合從而為日計(jì)數(shù)器模塊提供日計(jì)數(shù)器的進(jìn)制判斷信號(hào)，而具體情況分為四種：每年的大月，日計(jì)數(shù)器為 31 進(jìn)制計(jì)數(shù)器；每年的小月，日計(jì)數(shù)器為 30 進(jìn)制計(jì)數(shù)器；閏年的 2 月，日計(jì)數(shù)器為 29 進(jìn)制計(jì)數(shù)器；平年的 2 月，日計(jì)數(shù)器為 28 進(jìn)制計(jì)數(shù)器。經(jīng)驗(yàn)證，驗(yàn)證結(jié)果與預(yù)期的設(shè)計(jì)結(jié)果一致 ,當(dāng)沒有按下 K1 按鍵時(shí)，萬年歷正常計(jì)時(shí)， LED1 至 LED6 和 LED8 都不亮，當(dāng)按下 K1 鍵時(shí)，進(jìn)入校分的工作模式，此時(shí) LED1 32 亮， LED2 至 LED6 不亮，當(dāng)每按一次 K2 鍵，數(shù)碼管顯示的數(shù)據(jù)加 1，而在校對(duì)時(shí)間時(shí)，校對(duì)位的位低一位和校對(duì)位的高位不會(huì)產(chǎn)生進(jìn)位輸出，其余位正常產(chǎn)生進(jìn)位輸出。然后，再按下 K1 按鍵 5 次，進(jìn)入校日模式。當(dāng)按下 K3按鍵后， led 輸出為高電平，同時(shí)將日計(jì)數(shù)器、月計(jì)數(shù)器、年低位計(jì)數(shù)器、年高位計(jì)數(shù)器給輸出 q1 至 q8，顯示方式為年月日。led=39。 01 時(shí)顯示模式為年月日 ,指示燈亮 WHEN00=q8=0000。q6=y12。139。 k3:IN STD_LOGIC。故設(shè)計(jì)正確。 24 END CASE。039。yi=ro。039。039。l6=39。l2=39。ri=so。l4=39。n2i=39。039。139。039。039。139。039。l5=39。 l1=39。 END IF。 各計(jì)數(shù)器的輸入時(shí)鐘信號(hào) l1,l2,l3,l4,l5,l6:OUT STD_LOGIC)。 校時(shí)模塊 校時(shí)模塊的主要功能是校對(duì)時(shí)間，而校時(shí)功能通過按鍵 K K2 來實(shí)現(xiàn)。q1=0000。139。 USE 。y2=q2。 IF q3=3 THEN q3=0000。 END IF。139。 ARCHITECTURE rt_1 OF year_1 IS SIGNAL q1,q2,q3:STD_LOGIC_VECTOR(3 DOWNTO 0)。除此，低位計(jì)數(shù)器不僅要有觸發(fā)輸入，也要有進(jìn)位輸出，作為年高位計(jì)數(shù)器的觸發(fā)輸入。 END CASE。 may WHEN 00000110=pan=01。 january WHEN 00000010=IF run=39。139。 THEN qq1=qq1+39。 pan :OUT STD_LOGIC_VECTOR(1 DOWNTO 0)。此外，由于閏年的 2 月和平年的 2 月，判斷信號(hào)輸出不同，所以該模塊需要從年計(jì)數(shù)模塊引入閏年的判斷信號(hào)。q2=q4。139。c=39。q4=0000。 CASE pan IS WHEN 00=IF q3=0001 AND q4=0011 THEN q3=0001。139。 q1 :OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。若該月為平年的 2 月份，日計(jì)數(shù)器計(jì)數(shù)至 28 時(shí)就產(chǎn)生進(jìn)位信號(hào)。 END PROCESS。 IF q22=2 AND q11=3 THEN q22=0000。EVENT AND clk=39。 USE 。 END IF。139。 ARCHITECTURE rt_1 OF t_60m IS SIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0)。 K K2 為校時(shí)控制輸入端，檢測(cè)到 K1 上升沿，使系統(tǒng)進(jìn)入不同的工作狀態(tài)，通過檢測(cè) K2 上升沿的到來，使相應(yīng)的計(jì)數(shù)器的值增加 1，從而實(shí)現(xiàn)校時(shí)功能。最后，萬年歷不僅要正確計(jì)時(shí)，而且要顯示時(shí)間，而本設(shè)計(jì)中顯示方式有兩種，一種是時(shí)分秒的顯示方式，另一種則是年月日的顯示方式，因此，設(shè)計(jì)中需增加顯示及顯示方式切換模塊。 計(jì)時(shí)功能僅僅是萬年歷的基本功能，若要實(shí)現(xiàn)校時(shí)功能，則必須包含校時(shí)模塊，本設(shè)計(jì)中校時(shí)模塊主要通過兩個(gè)按鍵來實(shí)現(xiàn)。在設(shè)計(jì)中，采用模塊化的設(shè)計(jì)思想實(shí)現(xiàn)萬年歷的設(shè)計(jì)。 Quartus II 的簡(jiǎn)介 Quartus II 是 Altera 公司 的綜合性 PLD/FPGA 開發(fā) 軟件 ，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及 仿真器 ，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。由此可見，使用 VHDL 語言來設(shè)計(jì)數(shù)字系統(tǒng)是電子設(shè)計(jì)技術(shù)的大勢(shì)所趨。 VHDL 的簡(jiǎn)介 硬件描述語言發(fā)展至今已有幾十年的歷史，并已成功地應(yīng)用到系統(tǒng)的仿真，驗(yàn)證和設(shè)計(jì)綜合等方面。 EDA 技術(shù)使得設(shè)計(jì)者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語言 HDL 和 EDA 軟件來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。由此，引出一個(gè)新的問題：在系統(tǒng)中除計(jì)算年份外，還需判斷其是否為閏年。在設(shè)計(jì)中，首先介紹了萬年歷的設(shè)計(jì)思路，且在Quartus II 開發(fā)環(huán)境中編譯和仿真所設(shè)計(jì)各個(gè)模塊的程序，并逐一調(diào)試程序使各模塊達(dá)到設(shè)計(jì)目的。 EDA 技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，它依賴功能強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語言 HDL（ Hardware Description language)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)完成邏輯化簡(jiǎn)、邏輯分割、邏輯綜合（布局布線）、邏輯優(yōu)化和仿真測(cè)試等項(xiàng)功能，直至實(shí)現(xiàn)既定性能的電子線路系統(tǒng)功能。 本設(shè)計(jì)是基于 VHDL 語言的萬年歷，故名思議，需要用 VHDL 語言描述萬年歷的硬件電路。在系統(tǒng)設(shè)計(jì)中，先用 VHDL 語言實(shí)現(xiàn)各個(gè)模塊的功能，然后用原理圖方式生成頂層文件，使設(shè)計(jì)思路清晰。它是作為 專用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可 編程器 件門電路數(shù)有限的缺點(diǎn)。 VHDL 語言的出現(xiàn)為電子設(shè)計(jì)自動(dòng)化（ EDA） 的普及和推廣奠定了堅(jiān)實(shí)的基礎(chǔ)。此外， VHDL 本身的生命期長(zhǎng)。此 外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合 ,可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)和支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)。因此，在年計(jì)數(shù)器中，需要判斷其是否為閏年，并將此信號(hào)引入月計(jì)時(shí)器中，配合月份輸出判斷信號(hào)，再將此判斷信號(hào)引入日計(jì)數(shù)器模塊。此外，利用 LED 燈 1 至 LED 燈 6 作為顯示工作方式的指示燈，如，正常計(jì)時(shí)時(shí) LED 燈 1 至 LED 燈 6 都不亮，進(jìn)入校分的工作方式時(shí)，LED 燈 1 亮，其余都不亮，以此類推，進(jìn)入校年高位的工作方式時(shí)， LED 燈 6 亮，其余都不亮，而通過這些 LED 燈，可以方便地觀察到目前系統(tǒng)所處的工作方式。顯示方式切換功能由 K3 實(shí)現(xiàn)，校時(shí)功能由 K K2 實(shí)現(xiàn)。 q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。139。139。 END ARCHITECTURE rt