08可編程邏輯電路技術(shù)vhdl的預(yù)定義屬性1hr-文庫吧在線文庫
【正文】 就可以確定是上升沿跳變還是下降沿跳變。 end if。反之 ,則返回? false”的布爾信號。 Architecture behave of and4 is signal q1,q2 : std_logic。 End behave。 信號類屬性 4. 屬性’ transaction 可以建立一個 bit類型的信號，當(dāng)所加屬性的信號活躍時，信號將對前值進行翻轉(zhuǎn)。 數(shù)據(jù)范圍類屬性 Function vector_to_int (input : in std_logic_vector) return integer is variable result, temp : integer :=0 。 End vector_to_int ； 數(shù)據(jù)范圍類屬性 第 8章 VHDL設(shè)計實例 主要內(nèi)容 ? 值類屬性 ? 函數(shù)類屬性 ? 信號類屬性 ? 數(shù)據(jù)類型類屬性 ? 數(shù)據(jù)范圍類屬性 ? 自定義屬性 ?以上對 VHDL提供的預(yù)定義屬性進行詳細地介紹，實際上除了上述的預(yù)定義屬性外，還可以自己定義屬性。 end if。 Subtype job_day is week range Monday to Friday。 end process。 End behave。 Use ?？梢杂谩?last_value將上述程序作一下改進 : 將 if (clk’event and clk = ‘1’ ) then 改為： if (clk’event and clk = ‘1’ and (clk’last_value = ‘0’ ) then 這樣就保證了時鐘信號 clk是從‘ 0’變到‘ 1’的，確定了上升沿觸發(fā)。 clk : in std_logic 。 函數(shù)類屬性 （ 3） signal_name’last_event: 返回該信號從前一個事件發(fā)生到現(xiàn)在時刻所經(jīng)歷的 時間值 。當(dāng)索引號取 缺省值 時，數(shù)組屬性函數(shù)就代表對 一維區(qū)間 進行操作。 ? 執(zhí)行時，屬性根據(jù)輸入的自變量值去執(zhí)行函數(shù)，然后返回一個數(shù)據(jù)類型、數(shù)組或是信號相關(guān)信息的值。 signal q1, q2 :bit。 值類屬性 對于不含有任何元件例化語句的塊語句或是結(jié)構(gòu)體，則屬性’ behavior的返回值為? true”，而屬性’ structure返回值? false”； 對于只含有元件例化語句或進程語句的塊語句或是結(jié)構(gòu)體，則屬性’ behavior的返回值為? false” ，而屬性’ structure返回值? true” ； 對于以混合描述方式描述的塊語句或是結(jié)構(gòu)體來說，屬性’ behavior和’ structure的返回值都為? false” 。 type word is array (15 downto 0) of std_logic。 ? 可分為三個子類： ? 常用數(shù)據(jù)類型的值類屬性 ? 數(shù)組的值類屬性 ? 塊的值類屬性 值類屬性 常用數(shù)據(jù)類型的值類屬性 ? 這類屬性有四種： （ 1） ’left：返回數(shù)據(jù)類型或子類型 最左邊的值 ； （ 2） ’right：返回數(shù)據(jù)類型或子類型 最右邊的值 ； （ 3）’ high：返回一個數(shù)據(jù)類型或子類型 最大值 ； （ 4）’ low：返回一個數(shù)據(jù)類型或子類型 最小值 ； 屬性用字符? ′” 來指定屬性，后面跟屬性名， ? ′”前面是所附屬性的項目，這種定義格式對所有的屬性是通用的。 type word is array (15 downto 0) of std_logic。 Architectture structural of and4 is ponent and_gate port( a , b : in bit。 對結(jié)構(gòu)體 structural則有如下屬性： （ 1） structural?behavior的返回值為“ false”。 End units。 函數(shù)類屬性 注：?信號活躍?和?事件發(fā)生? ?信號活躍?定義為信號的 任何變化 ，例如信號從‘
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