verilog-實(shí)驗(yàn)指導(dǎo)書-文庫吧在線文庫
【正文】 邏輯電路的特點(diǎn)所決定的。 else clk_out=~clk_out。 10000 $stop?？删C合FPGA代碼是用RTL級代碼語言描述的，其輸入為RTL級代碼與Testbench. 后仿真 后仿真也稱為時序仿真或者布局布線后仿真，是指電路已經(jīng)映射到特定的工藝環(huán)境以后，綜合考慮電路的路徑延遲與門延遲的影響，驗(yàn)證電路能否在一定時序條件下滿足設(shè)計(jì)構(gòu)想的過程，是否存在時序違規(guī)。Work庫下包含當(dāng)前工程下所有已經(jīng)編譯過的文件。 需要注意的是不要在modelsim外部的系統(tǒng)盤內(nèi)手動創(chuàng)建庫或者添加文件到庫里；也不要modelsim用到的路徑名或文件名中使用漢字，因?yàn)閙odelsim可能無法識別漢字而導(dǎo)致莫名其妙的錯誤。具體步驟如下： ⑴．執(zhí)行FileNewSourceverilog，或者直接點(diǎn)擊工具欄上的新建圖標(biāo)，會出現(xiàn)一個verilog文檔編輯頁面，在此文檔內(nèi)設(shè)計(jì)者即可編輯測試臺文件。 ⑴. 前仿真 前仿真，相對來說是比較簡單的。在下一次運(yùn)行次命令時將接著當(dāng)前的波形繼續(xù)往后仿真。 如果要保存波形窗口當(dāng)前信號的分配，可以點(diǎn)FileSaveFormat,在出現(xiàn)的對話框中設(shè)置保存路徑及文件名。 后仿真的前提是quartus已經(jīng)對要仿真的目標(biāo)文件進(jìn)行編譯，(網(wǎng)表文件)（時延文件），具體操作過程又有兩種方法，一種是通過Quartus調(diào)用Modelsim，操作簡單；一種是手動將需要的文件和庫加入modelsim進(jìn)行仿真，這種方法可以增加主觀能動性，充分發(fā)揮modelsim的強(qiáng)大仿真功能。在波形窗口中拖動游標(biāo)，上面模塊的引腳信號的值也會隨著游標(biāo)當(dāng)前位置的改變而改變。然后將 出現(xiàn)Wave窗口。,選擇AddAdd to Wave，如下圖所示。展開Verilog項(xiàng)，雙擊Creat Testbench會出現(xiàn)一個創(chuàng)建向?qū)В娤聢D選擇Specify Design Unit工作庫下的目標(biāo)文件，點(diǎn)Next,出現(xiàn)下面對話框可以指定Testbench的名稱以及要編譯到的庫等，此處我們使用默認(rèn)設(shè)置直接點(diǎn)Finish。此時目標(biāo)文件已經(jīng)編譯到工作庫中，在Library中展開工作庫會發(fā)現(xiàn)該文件。 映射庫用于將已經(jīng)預(yù)編譯好的文件所在的目錄映射為一個modelsim可識別的庫，庫內(nèi)的文件應(yīng)該是已經(jīng)編譯過的，在Workspace窗口內(nèi)展開該庫應(yīng)該能看見這些文件，如果是沒有編譯過的文件在庫內(nèi)是看不見的。 Modelsim仿真的基本步驟 Modelsim的仿真主要有以下幾個步驟：建立庫并映射庫到物理目錄；編譯原代碼（包括Testbench；執(zhí)行仿真。 對于初學(xué)者，modelsim自帶的教程是一個很好的選擇，在HelpSE PDF Documentation、從低級到高級詳細(xì)地講述了modelsim的各項(xiàng)功能的使用，簡單易懂。 initial begin clk = 0。 input clk_in,reset。 endmo
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