【正文】 ，并說明有幾種解答。片字?jǐn)?shù)減片位數(shù)均按2的冪變化。 （2）選片：ROM：選擇4K4位芯片2片，位并聯(lián) （3）各芯片二進制地址分配如下：A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0ROM1,200000000000000000000011111111111RAM100010000000000000001111111111111RAM200100000000000000010111111111111RAM300110000000000000011111111111111CPU和存儲器連接邏輯圖及片選邏輯如下圖(3)所示：圖（3）16. CPU假設(shè)同上題，現(xiàn)有8片8K8位的RAM芯片與CPU相連，試回答：（1）用74138譯碼器畫出CPU與存儲芯片的連接圖；（2）寫出每片RAM的地址范圍；（3）如果運行時發(fā)現(xiàn)不論往哪片RAM寫入數(shù)據(jù)后，以A000H為起始地址的存儲芯片都有與其相同的數(shù)據(jù)，分析故障原因。17. 寫出1100、110111111對應(yīng)的漢明碼。25. Cache做在CPU芯片內(nèi)有什么好處？將指令Cache和數(shù)據(jù)Cache分開又有什么好處？答：Cache做在CPU芯片內(nèi)主要有下面幾個好處：1）可提高外部總線的利用率。補充：Cache結(jié)構(gòu)改進的第三個措施是分級實現(xiàn)，如二級緩存結(jié)構(gòu)，即在片內(nèi)Cache（L1）和主存之間再設(shè)一個片外Cache（L2），片外緩存既可以彌補片內(nèi)緩存容量不夠大的缺點，又可在主存與片內(nèi)緩存間起到平滑速度差的作用，加速片內(nèi)緩存的調(diào)入調(diào)出速度。（3）階碼為移碼，尾數(shù)為補碼。 x2= 27/1024= = 25*(）則以上各數(shù)的浮點規(guī)格化數(shù)為：（1）[x1]浮=1，0001； 011 000 0 [x2]浮=1，0101； 110 000 0（2）[x1]浮=1，1111； 011 000 0 [x2]浮=1，1011； 010 000 0（3）[x1]浮=0，1111； 011 000 0 [x2]浮=0，1011； 010 000 0 16．設(shè)機器數(shù)字長為16位，寫出下列各種情況下它能表示的數(shù)的范圍。 231 ——（129）180。232 ——（129）180。 1）對階：[DE]補=[Ex]補+[Ey]補 = 11,101+ 00,010=11,111 0，應(yīng)Ex向Ey對齊，則：[Ex]補+1=11，101+00，001=11，110 = [Ey]補[x]補=1，110； 110 2）尾數(shù)運算： [x]補=1，101； 110, [y]補=1，110； 0011） 對階：過程同(1)的1），則[x]補=1，110； 111 （2）畫出按兩種分組方案的雙重分組并行進位鏈框圖，并對這兩種方案進行比較。 （3）單重分組16位并行加法器邏輯圖如下（正邏輯）：注意： 1）74181芯片正、負邏輯的引腳表示方法； 章1. 什么叫機器指令？什么叫指令系統(tǒng)？為什么說指令系統(tǒng)與機器的主要功能以及與硬件結(jié)構(gòu)之間存在著密切的關(guān)系？答：參考P300。8. 某機指令字長16位，每個操作數(shù)的地址碼為6位，設(shè)操作碼長度固定，指令分為零地址、一地址和二地址三種格式。11. 畫出先變址再間址及先間址再變址的尋址過程示意圖。 （2）該指令直接尋址的最大范圍； OP（7位）M（3位）A（6位） OP為操作碼字段，共7位，可反映108種操作； M為尋址方式字段，共3位，可反映6種尋址操作； A為地址碼字段，共1673=6位。相對尋址操作數(shù)的有效地址只與當(dāng)前指令地址相差一定的位移量，與直接尋址相比，更有利于程序浮動。 即：物理地址=（DS）180。當(dāng)需要使指令尋址范圍擴大到4M時，編程選擇頁面尋址方式，則：EA =（PR）‖A （有效地址=頁面地址“拼接”6位形式地址），這樣得到22位有效地址。 （1）如果主存可直接或間接尋址，采用寄存器—存儲器型指令，能直接尋址的最大存儲空間是多少？畫出指令格式并說明各字段的含義。第八章1. CPU有哪些功能？畫出其結(jié)構(gòu)框圖并簡要說明各個部件的作用。 較好的表達方式是流程圖的形式。細粒度并行是指在處理機的指令級和操作級的并行性。INT——中斷標(biāo)記觸發(fā)器，控制器時序系統(tǒng)中周期狀態(tài)分配電路的一部分，表示中斷周期標(biāo)記。L2174。26. 設(shè)某機配有A、B、C三臺設(shè)備，其優(yōu)先順序按A174。其輸入受時鐘信號、指令寄存器的操作碼字段、標(biāo)志和來自系統(tǒng)總線的控制信號的控制。83nsB機機器周期 =83ns4=332ns設(shè)B機每個指令周期也含5個機器周期，則：B機平均指令周期=332ns5=B機平均指令執(zhí)行速度=1/= 平均指令周期=1/1MIPS=106s =時鐘周期= 247。異步控制無基準(zhǔn)時標(biāo)信號，微操作的時序是由專門的應(yīng)答線路控制，即控制單元發(fā)出執(zhí)行某一微操作的控制信號后，等待執(zhí)行部件完成了該操作后發(fā)回“回答”或“結(jié)束”信號，再開始新的微操作。（2） SUB A，H指令流程及微命令序列如下：13. ，此外還設(shè)有R1~R4四個寄存器，它們各自的輸入和輸出端都與內(nèi)部總線相通，并分別受控制信號控制（如R2i為寄存器R2的輸入控制；R2o為R2的輸出控制）。（3）寄存器的輸入和輸出均受控制信號控制，例如，PCi表示PC的輸入控制信號，MDRo表示MDR的輸出控制信號。 MAR，MDR174。 MAR 2. 寫出完成下列指令的微操作及節(jié)拍安排（包括取指操作）。 （1）指令A(yù)DD R1，X的微操作及節(jié)拍安排如下： ID執(zhí)行周期1：T0 Ad（IR）174。D執(zhí)行周期2：T0 R1174。 T1 M(MAR)174。PC12. 能否說水平型微指令就是直接編碼的微指令，為什么？解：不能說水平型微指令就是直接編碼的微指令，因為符合水平型微指令特征的微指令都屬于水平型微指令，常見的有：直接編碼、字段直接編碼、字段間接編碼，及混合編碼等。從中找出互不相重的互斥組有兩個：dij，efh。 1 dij ：00 無操作；01 d微命令；10 i微命令；11 j微命令；efh：00 無操作；01 e微命令；10 f微命令；11 h微命令與采用直接控制法比較：直接控制法：10個微命令需10位操作控制位；本方案中10個微命令需8位操作控制位，壓縮了2位。 1 首先找出互斥的微命令組，為便于分析，將微命令表重畫如下：由表中微命令的分布情況可看出：a、b、c、d、e微命令的并行性太高，因此不能放在同一字段中。MDR，1174。R RT1 M(MAR) 174。 （2）指令I(lǐng)SZ X完成將主存X單元的內(nèi)容增1，并根據(jù)其結(jié)果若為0，則跳過下一條指令執(zhí)行。0 W，SP+1174。 SP174。解：（1）“LDA *D”指令周期信息流程圖及微操作控制信號如下：（2）“SUB X,D” 指令周期信息流程圖及微操作控制信號如下：第十章1. 假設(shè)響應(yīng)中斷時，要求將程序斷點存在堆棧內(nèi)，并且采用軟件辦法尋找中斷服務(wù)程序的入口地址，試寫出中斷隱指令的微操作及節(jié)拍安排。R1，存儲器間接尋址)解：（1）ADD R2，R4的指令周期信息流程圖及微操作控制信號如下： （2）SUB R1,mem指令周期信息流程圖及微操作控制信號如下： 14. ，其中M為主存，XR為變址寄存器，EAR為有效地址寄存器，LATCH為鎖存器。 （1）ADD B，C ((B)+(C) 174。 s 計算如下：時鐘周期=1/8MHz=106s機器周期=106s2=106s平均指令周期=106s4=106s平均指令執(zhí)行速度=1/106s=1MIPS當(dāng)參數(shù)改變后：機器周期= 106s4=106s平均指令周期=106s4=2106s平均指令執(zhí)行速度=1/（2106s） =結(jié)論：兩個主頻相同的機器，執(zhí)行速度不一定一樣。5. 設(shè)機器A的主頻為8MHz，機器周期含4個時鐘周期，試求該機的平均指令周期和機器周期，每個指令周期中含幾個機器周期？如果機器B的主頻為12MHz，且機器周期也含4個時鐘周期，試問B機的平均指令執(zhí)行速度為多少MIPS?解：先通過A機的平均指令執(zhí)行速度求出其平均指令周期，再通過主頻求出時鐘周期，然后進一步求出機器周期。請按下圖所示時間軸給出的設(shè)備請求中斷的時刻，畫出CPU執(zhí)行程序的軌跡。L2174。s，請根據(jù)下圖所示時間軸給出的中斷源請求中斷的時刻，畫出CPU執(zhí)行程序的軌跡。17. 在中斷系統(tǒng)中INTR、INT、EINT三個觸發(fā)器各有何作用？解：INTR——中斷請求觸發(fā)器，用來登記中斷源發(fā)出的隨機性中斷請求信號，以便為CPU查詢中斷及中斷排隊判優(yōu)線路提供穩(wěn)定的中斷請求信號。同時性是指兩個或兩個以上的事件在同一時刻發(fā)生，并發(fā)性是指兩個或多個事件在同一時間段發(fā)生。 解：CPU中的數(shù)據(jù)流向與所采用的數(shù)據(jù)通路結(jié)構(gòu)直接相關(guān)，不同的數(shù)據(jù)通路中的數(shù)據(jù)流是不一樣的。 由于計算機中各種指令執(zhí)行所需的時間差異很大，因此為了提高CPU運行效率，即使在同步控制的機器中，不同指令的指令周期長度都是不一致的，也就是說指令周期對于不同的指令來說不是一個固定值。 操作碼字段OP占6位，因為26=64；寄存器編號R占5位，因為25=32；間址位I占1位，當(dāng)I=0，存儲器尋址的操作數(shù)為直接尋址，當(dāng)I=1時為間接尋址；形式地址A占20位，可以直接尋址220字。 安排如下： 安排如下： （5）相對尋址的位移量為32——31。 EA=[(IX)+A]，IX174。）9. 試比較間接尋址和寄存器間接尋址。答：零地址指令的操作數(shù)來自ACC，為隱含約定。 5）單重分組跳躍進位只用到181，使用182的一定是雙重以上分組跳躍進位； 3=； [x+y]補=00，101； 011（1），已是規(guī)格化數(shù) 4）舍入：無5）溢出：無則：x+y=2101（ 000） （2）x=2011（ 010），y=2010（ 111）； [A]補= 1000, [B]補= 0100 [A+B]補= + = —— 無溢出A+B= 1100B = 3/32 （4） A= 87= 101 0111B, B=53=110 101B [x3]原= 1001；[y3]補= 1001；[z3]反= 1001。231 —— 21180。231 —— 29180。 （4）補碼表示的定點整數(shù)。 （1）無符號數(shù)； 解：cache組數(shù)：64/4=16 ，Cache容量為：64*128=213字，cache地址13位主存共分4096/16=256區(qū)，每區(qū)16塊主存容量為：4096*128=219字，主存地址19位，地址格式如下：主存字塊標(biāo)記（8位）組地址（4位）字塊內(nèi)地址（7位）第 六 章12. 設(shè)浮點數(shù)格式為：階碼5位（含1位階符），尾數(shù)11位（含1位數(shù)符）。因為Cache與CPU之間的數(shù)據(jù)通路大大縮短,故存取速度得以提高。當(dāng)有效信息為1111時，c3c2c1=010,漢明碼為0110111。假設(shè)芯片與譯碼器本身都是好的，可能的情況有：1）該片的CS端與WE端錯連或短路；2）該片的CS端與CPU的MREQ端錯連或短路；