【正文】 PSEL[1:0]、 PLLE、 PLLC：讀出反映這幾個(gè)參數(shù)的設(shè)臵值，寫入無效； PLOCK：反映 PLL的鎖定狀態(tài)。 R/W 0xE01FC088 PLLSTAT PLL狀態(tài)寄存器。 輸入范圍 10～ 25MHz 將 FOSC提升到 10～ 60MHz PLL 晶體 振蕩器 VPB 分頻器 FCCLK FPCLK fOSC FOSC CPU內(nèi)核 芯片外設(shè) 嵌入式系統(tǒng)及應(yīng)用 福州大學(xué)物信學(xué)院 FOSC 相位頻率 檢測 流控 振蕩器 CCO 2P 分頻 M分頻 FCCLK PLL 10～ 25MHz 156～ 320MHz 10～ 60MHz 調(diào)整 M值，實(shí)現(xiàn)Fosc到 Fcclk的倍頻 檢測兩路輸入信號的相位頻率，并根據(jù)誤差，輸出不同大小的電流信號 由輸入電流大小來控制其振蕩頻率 調(diào)整 P值，使CCO振蕩在規(guī)定頻率范圍內(nèi) PLL連接開關(guān)，在PLL鎖定前，系統(tǒng)使用 Fosc時(shí)鐘 ? PLL內(nèi)部結(jié)構(gòu)框圖 嵌入式系統(tǒng)及應(yīng)用 福州大學(xué)物信學(xué)院 時(shí)鐘部件－ PLL(鎖相環(huán) ) ? PLL的鎖定過程 CCO的輸出頻率受到 “ 相位頻率檢測 ” 部件的控制，輸出所需頻率的過程不是一蹴而就的，而是一個(gè)拉鋸反復(fù)的過程。 阻容式復(fù)位電路： VCC2GND111R S T135U1L P C 2200R110KC1V C CD1VC Vc t 電容兩端電壓不能突變 產(chǎn)生低電平脈沖復(fù)位 電源消失提供迅速放電回路 對電容充電 電容兩端電壓穩(wěn)定為電源電壓 這個(gè)電路成本低廉，但不能保證任何情況產(chǎn)生穩(wěn)定可靠的復(fù)位信號，所以一般場合需要使用 CAT80SP708和 CAT1025等專門的復(fù)位芯片。 LPC2114/2124 LPC2212/2214 X1 X2 Clock CC 從屬模式 LPC2114/2124 LPC2212/2214 X1 X2 CX1 CX2 XTAL 振蕩模式 嵌入式系統(tǒng)及應(yīng)用 福州大學(xué)物信學(xué)院 時(shí)鐘部件－晶體振蕩器 ? 從屬模式 使用從屬模式時(shí)，時(shí)鐘信號通過 X1引腳從外部輸入，輸入頻率范圍： 1～ 50(MHz)，其幅度范圍為： 200mV ~ 。 外設(shè)部件在時(shí)鐘的驅(qū)動(dòng)下進(jìn)行著各種工作，比如串口數(shù)據(jù)的收發(fā)、 A/D轉(zhuǎn)換、定時(shí)器計(jì)數(shù)等。這樣就大大提高了產(chǎn)品的研發(fā)效率。通過使用本固件函數(shù)庫，無需深入掌握細(xì)節(jié)，用戶也可以輕松應(yīng)用每一個(gè)外設(shè)。使該系列微控制器特別適用于工業(yè)控制、醫(yī)療系統(tǒng)、訪問控制和 POS機(jī)等場合。按性能分成兩個(gè)不同的系列： STM32F103“增強(qiáng)型”系列 STM32F101“基本型”系列。每個(gè)器件的開發(fā)都由一個(gè)通用 API 驅(qū)動(dòng)， API 對該驅(qū)動(dòng)程序的結(jié)構(gòu)，函數(shù)和參數(shù)名稱都進(jìn)行了標(biāo)準(zhǔn)化。 引腳名稱 引腳方向 引腳描述 X1 輸入 晶振輸入 振蕩器和內(nèi)部時(shí)鐘發(fā)生器電路的輸入，使用外部時(shí)鐘源時(shí)，該引腳為時(shí)鐘輸入。 外接晶體或外接時(shí)鐘源 產(chǎn)生穩(wěn)定的時(shí)鐘信號 將 Fosc提升到合適的頻率 PLL 晶體 振蕩器 VPB 分頻器 FCCLK FPCLK fOSC FOSC CPU內(nèi)核 芯片外設(shè) 喚醒 定時(shí)器 ON/OFF 1 3 4 2 為系統(tǒng)提供基本的時(shí)鐘信號 (Fosc) 。 嵌入式系統(tǒng)及應(yīng)用 福州大學(xué)物信學(xué)院 復(fù)位 ? 概述 復(fù)位指將計(jì)算機(jī)系統(tǒng)中的硬件邏輯歸位到一個(gè)初始的狀態(tài)，比如讓寄存器恢復(fù)默認(rèn)值、讓處理器從第一條指令開始執(zhí)行程序等。振蕩的波形大致如下： 從第一個(gè)有效時(shí)鐘開始，計(jì)數(shù) 4096個(gè)時(shí)鐘，在此期間內(nèi)部部件完成初始化 振蕩開始 CPU開始執(zhí)行指令 時(shí)間 (t) 振幅 (V) 注： 喚醒定時(shí)器就通過監(jiān)測晶振狀態(tài)來判斷是否能開始可靠的執(zhí)行代碼。最新的 PLL控制位的保持寄存器。 讀取該寄存器提供了控制 PLL和 PLL狀態(tài)的真實(shí)值。 0 1 PLL被激活但是尚未連接。 //饋送序列第一步 PLLFEED=0x55。這可以根據(jù)處理器的整體要求、 UART波特率的支持等因素來決定。 P必須是 1, 2, 4或 8其中的一個(gè)。 switch(i) { case 2: plldat = ((Fcclk / Fosc) 1) | (0 5)。 default: return(FALSE)。 PLLCON = 3。 ④、 LSE是低速外部時(shí)鐘，接頻率為 。系統(tǒng)時(shí)鐘最大頻率為 72MHz，它通過 AHB分頻器分頻后送給各個(gè)模塊使用， AHB分頻器可以選擇 1 6 12 25 512分頻，其分頻器輸出的時(shí)鐘送給 5大模塊使用： 嵌入式系統(tǒng)及應(yīng)用 福州大學(xué)物信學(xué)院 （ 1） 送給 AHB總線、內(nèi)核、內(nèi)存和 DMA使用的 HCLK 時(shí)鐘 （ 2） 通過 8分頻后送給 Cortex的系統(tǒng)定時(shí)器時(shí)鐘； （ 3） 直接送給 Cortex的空閑運(yùn)行時(shí)鐘 FCLK； （ 4） 送給 APB1分頻器 。 嵌入式系統(tǒng)及應(yīng)用 福州大學(xué)物信學(xué)院 連接在 APB1(低速外設(shè) )上的設(shè)備有： 電源接口、備份接口、 CAN、 USB、 I2CI2C UART UART SPI窗口看門狗、Timer Timer Timer4。 (7) 設(shè)置 PLL： RCC_PLLConfig。 PD位，將會進(jìn)入掉電模式。 在需要控制功率的系統(tǒng)中，只要將應(yīng)用中用到的外圍功能的對應(yīng)在 PCONP寄存器的位臵 1，寄存器的其它“ 保留 ” 位或當(dāng)前不需使用的外圍功能對應(yīng)在寄存器中的位都必須清零。 注 ：有少數(shù)外設(shè)功能不能被關(guān)閉 (看門狗定時(shí)器、 GPIO、引腳連接模塊和系統(tǒng)控制模塊 )。 (11) 判斷 PLL是否是系統(tǒng)時(shí)鐘： RCC_GetSYSCLKSource()。 (3) 等待外部高速時(shí)鐘晶振工作： RCC_WaitForHSEStartUp()。 APB2分頻器可以選擇 16分頻，其輸出一路供 APB2外設(shè)使用（ PCLK2，最大頻率72MHz），另外一路送給定時(shí)器 (Timer)1倍頻使用。 VPB 分頻器 PLL 晶體 振蕩器 FCCLK FPCLK fOSC CPU內(nèi)核 芯片外設(shè) 分頻器主要有兩個(gè)用途： 1. 將處理器時(shí)鐘（ cclk）分頻，以便外設(shè)在合適的速度下