【正文】 supply1, supply0 wor, trior wand, triand trireg tri1, tri0 標(biāo)準(zhǔn)內(nèi)部連接線(xiàn) (缺省 ) 電源和地 多驅(qū)動(dòng)源線(xiàn)或 多驅(qū)動(dòng)源線(xiàn)與 能保存電荷的 無(wú)驅(qū)動(dòng)時(shí)上拉 /下拉 綜合編譯器不支持的 類(lèi)型 ? 2. 寄存器（ register）類(lèi)型變量 ? register 型變量能保持其值 ， 直到它被賦于新的值 。 ? 數(shù)字的表達(dá)方式： 位寬 ` 進(jìn)制 數(shù)值 ? 位寬 用十進(jìn)制數(shù)表示數(shù)值的位數(shù) ? 進(jìn)制 用于設(shè)定數(shù)字的基底，一般為 h、 b、 d、 o等 ? 數(shù)值 填入有效的 4種格式的數(shù)字 ? 其數(shù)字包括 高阻態(tài) 和 不確定值 ? 當(dāng)數(shù)值位寬大于指定大小時(shí)， 截去高位 ? 注意：在數(shù)字中可以加入 負(fù)號(hào) ，通常負(fù)號(hào)要出現(xiàn)在位寬之前，如出現(xiàn)在格式和數(shù)值間則是錯(cuò)誤的。 ~c) 。 assign d = a | ( b amp。 output d 。 output d, e。如 CpuRamRd信號(hào)，經(jīng)鎖存后應(yīng)命名為CpuRamRd_r。整個(gè)變量連起來(lái)的意思就是 CPU發(fā)送給 MMU的寫(xiě)請(qǐng)求信號(hào)。//線(xiàn)網(wǎng)類(lèi)型聲明 parameter 。 ?RTL模塊是可綜合的，它是行為模塊的一個(gè)子集合。 input a,b,sl。 5) 布局布線(xiàn) ： 把用 綜合器自動(dòng)生成的門(mén)級(jí)網(wǎng)表（ EDIF）通過(guò)運(yùn)行一個(gè)自動(dòng)操作的布局布線(xiàn)工具，使其與具體的某種 FPGA或某種 ASIC工藝庫(kù)器件對(duì)應(yīng)起來(lái)，并加以連接的過(guò)程。 ? 在綜合前將各功能模塊進(jìn)行 RTL級(jí)描述。 ? RTL級(jí) ：寄存器傳輸級(jí) (Register Transfer Level)，用于設(shè)計(jì)的可綜合的一種抽象級(jí)。 學(xué)習(xí)內(nèi)容 ?術(shù)語(yǔ)定義 ?硬件描述語(yǔ)言特點(diǎn) ?Verilog歷史 ?如何從抽象級(jí) (levels of abstraction)理解 ?電路設(shè)計(jì) ?Verilog描述 術(shù)語(yǔ)定義 ? 硬件描述語(yǔ)言 HDL：描述電路硬件結(jié)構(gòu)及電路時(shí)序的一種編程語(yǔ)言。 兩 者建模能力的比較 VHDL VITAL 系統(tǒng)級(jí) 算法級(jí) 寄存器傳輸級(jí) 邏輯門(mén)級(jí) 開(kāi)關(guān)電路級(jí) 行為級(jí) 的抽象 VerilogHDL 與 VHDL 建 模 能 力 的 比 較 Verilog 抽象級(jí) ? Verilog既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述語(yǔ)言。 2) 寄存器傳輸級(jí) Verilog HDL模塊： 也可稱(chēng)為 RTL （ Verilog） HDL模塊。 ? 行為級(jí)：技術(shù)指標(biāo)和算法的 Verilog描述 ? RTL級(jí)：邏輯功能的 Verilog描述 ? 門(mén)級(jí) ：邏輯結(jié)構(gòu)的 Verilog描述 ? 開(kāi)關(guān)級(jí)：具體的晶體管物理器件的描述 Verilog HDL 的抽象級(jí)別 ? 行為級(jí)：有關(guān)行為和技術(shù)指標(biāo)模塊，容易理解 ? RTL級(jí)：有關(guān)邏輯執(zhí)行步驟的模塊，較難理解 ? 門(mén)級(jí) ：有關(guān)邏輯部件互相連接的模塊，很難理解 ? 開(kāi)關(guān)級(jí)：有關(guān)物理形狀和布局參數(shù)的模塊，非常難理解 抽象級(jí)別和綜合與仿真的關(guān)系 行為仿真： 行為的驗(yàn)證和驗(yàn)證模塊分割的合理性 前仿真 ： 即 RTL級(jí)仿真，檢查有關(guān)模塊邏輯執(zhí)行步驟是否正確。 always (sl or a or b) if (!sl) out = a。 output out。例： ? Transceivers 模塊 命名為 TRS ? 模塊之間的接口信號(hào)的命名 ? 所有變量命名分為兩個(gè)部分，第一部分表明數(shù)據(jù)方向，其中數(shù)據(jù)發(fā)出方在前，數(shù)據(jù)接收方在后，第二部分為數(shù)據(jù)名稱(chēng)。 2)按端口名稱(chēng)連接，被調(diào)用的底層模塊和上層模塊是通過(guò)端口名稱(chēng)進(jìn)行連接。如 CpuRamRd信號(hào)，經(jīng)兩級(jí)觸發(fā)器鎖存后，應(yīng)命名為 CpuRamRd_rr。 assign e = ( b amp。 assign x = ( b amp。 ~c )。 endmodule a b c e d ? 數(shù)字聲明 ? 數(shù)值邏輯 ? 常量數(shù)據(jù)類(lèi)型 ? 整數(shù)型 ? 實(shí)數(shù)型 ? 時(shí)間型 ? 數(shù)據(jù)類(lèi)型 ? 線(xiàn)網(wǎng)性 ? 寄存器型 ? 參數(shù) ? 數(shù)組類(lèi)型 ? 字符串型 ? 運(yùn)算符和表達(dá)式 基本常識(shí) 關(guān)鍵字？ 標(biāo)識(shí)符? 空白符? 關(guān)鍵字 :在 verilog HDL內(nèi)部已經(jīng)使用的詞稱(chēng)為關(guān)鍵字或保留字。 例如：右圖上 ， selb的改 變 ， 會(huì)自動(dòng)地立刻影響或 門(mén)的輸出 。 a b sl selb sela nsl out reg_a reg_sel reg_b ? 定義形式如： reg [w1:0]data1,data2,… .datan。 其中 n為寬度， N寄存器組的深度。 input a, b, c, d。 output o1, o2。本章將對(duì)每個(gè)操作符用一個(gè)例子作出解釋。 ！ not amp。非是單目操作數(shù)的，其他都是雙目操作數(shù)。 ? 如果有優(yōu)先級(jí)的，則先考慮優(yōu)先級(jí)，再進(jìn)行比較 （ 1）邏輯等 == （ 2）邏輯不等！ = ? 位寬不一樣的時(shí)候，要右對(duì)齊。1amp。 ? 但是該行為與實(shí)現(xiàn)無(wú)關(guān)，也就是對(duì)如何實(shí)現(xiàn)在行為域中隱蔽起來(lái)。 10 begin a=2； b=3。 //賦值 end ? 其它事件觸發(fā) always(a or b or c) y=a|b|c。 always(posedge clk) //時(shí)鐘上升沿觸發(fā) begin q=d。 ? 式子右邊表達(dá)式的操作數(shù)可以是線(xiàn)網(wǎng)，也可以是寄存器，還可以是函數(shù)。 wire a。 output c。 ? 當(dāng)為鎖存器（ latch）建模，使用 “ 非阻塞賦值 ” 。 assign c=min(a,b)。 10 dout=2?b00。 ? 在并行語(yǔ)句中，所有指令同時(shí)執(zhí)行，執(zhí)行最后一行指令的時(shí)間為第 40個(gè)時(shí)間單位。 end endmodule ? 電平敏感的時(shí)序控制 ? 遇到敏感表中的時(shí)序情況，執(zhí)行語(yǔ)句。 ? if(rest)等價(jià)于 if(reset=1?b1) if(!rest)等價(jià)于 if(reset=1?b0) ? ifelse可以嵌套使用，在嵌套使用中，必須注意其配對(duì)，一般用 beginend塊語(yǔ)句進(jìn)行整合在一起。 output[3:0] qout。 input[7:0] data。 input clk, rst。 練習(xí) ： 用 ifelse語(yǔ)句編寫(xiě)一個(gè) 24譯碼器，要求在時(shí)鐘上升沿觸發(fā)。 always(posedge clk) begin if(din= =2?b00) dout=4?b0001。 ? 每一個(gè) case語(yǔ)句分項(xiàng)的分支表達(dá)式的值必須互不相同，否則就會(huì)出現(xiàn)問(wèn)題，即是同一個(gè)表達(dá)式，將出現(xiàn)多種方案，而產(chǎn)生矛盾。 always (indec) begin case(indec) //用 case 語(yǔ)句進(jìn)行譯碼 439。b1101101。d5:decodeout=739。 439。 endcase end endmodule module lookup(out,a,b,clk)。h0 : out = 439。 439。b0001。h8 : out = 439。 439。b0011。bx。 always (select or a or b or c or d) begin casez(select) 439。 endcase end endmodule ? casex語(yǔ)句： casex與 case語(yǔ)句語(yǔ)法結(jié)構(gòu)的執(zhí)行過(guò)程完全一樣。 reg pass。 parameter size=8。 i=i+1) //for 語(yǔ)句 if(b[i]) oute=oute +(a (i1))。 module count(clk,data_out)。 j=j+1。 【 例 】 用 repeat 實(shí)現(xiàn) 8 位二進(jìn)制數(shù)的乘法 ? 5. wait語(yǔ)句 wait語(yǔ)句使程序代碼的操作流程暫停，直到語(yǔ)句中表示式變?yōu)檎?，才?zhí)行 wait語(yǔ)句后區(qū)塊中語(yǔ)句或多個(gè)語(yǔ)句。 begin 說(shuō)明語(yǔ)句 //從地址字中提取低字節(jié)的程序 getbyte = result_expression。 ? 在函數(shù)的定義中必須有一條賦值語(yǔ)句給函數(shù)中的一個(gè)內(nèi)部變量賦以函數(shù)的結(jié)果值，該內(nèi)部變量具有和函數(shù)名相同的名字。i=i+1) if (x[i]=139。b1xxx_xxxx : code = 339。 839。h2。hx。 端口及數(shù)據(jù)類(lèi)型聲明語(yǔ)句 語(yǔ)句 1 語(yǔ)句 2 ..... 語(yǔ)句 n endtask 這些聲明語(yǔ)句的語(yǔ)法與模塊定義中的對(duì)應(yīng)聲明語(yǔ)句的語(yǔ)法是一致的。 //任務(wù)定義，注意無(wú)端口列表 input[3:0] a1,b1。 input[3:0] a,b。如任務(wù)內(nèi)部有定時(shí)控制，則啟動(dòng)的時(shí)間可以與控制返回的時(shí)間不同。 839。b0000_1xxx : code = 339。h6。 input[7:0] din。 integer i。下面的例子說(shuō)明了這個(gè)概念： getbyte被賦予的值就是函數(shù)的返回值。 ? 定義函數(shù)的語(yǔ)法 : function 返回值的類(lèi)型或范圍 (函數(shù)名 )。 reg clock。 integer j。 initial begin i=0。 integer i。i=i+1) //for 語(yǔ)句 if(vote[i]) sum=sum+1。 output pass。 439。 output out。 439。hc : out = 439。b0010。 439。h4 : out = 439。b0000。 reg[3:0] out。d9:decodeout=739。b1011111。 439。d1:decodeout=739。 例： 83編碼器（用條件語(yǔ)句實(shí)現(xiàn)，再用 case語(yǔ)句） BCD 碼 —七段數(shù)碼管顯示譯碼器（共陰極顯示） module decode4_7(decodeout,indec)。 end endmouule 2. case語(yǔ)句 ifelse語(yǔ)句提供選擇操作，但數(shù)目較多，使用起來(lái)不方便，而 case語(yǔ)句是一種多分支選擇語(yǔ)句。 output [3:0] dout。 always (posedge clk or negedge rst) begin if(!rst) begin data = 4’b0。h00。 else if(qout==13) qout=0。 reg[7:0] qout。 end endmodule 條件語(yǔ)句 1 、 if語(yǔ)句 用于判斷給定的條件是否滿(mǎn)足，根據(jù)判斷的結(jié)果，執(zhí)行相應(yīng)的操作。 output cou。 30 dout=2?b10。 ? 語(yǔ)句塊 ? 順序塊 順序塊中的語(yǔ)句按書(shū)寫(xiě)順序執(zhí)行，由 beginend標(biāo)識(shí)。 ? 使用 $strobe以顯示已被 “ 非阻塞賦值 ” 的值。 c=a。 其完成后，才進(jìn)行下一條語(yǔ)句的執(zhí)行 ? 在同一個(gè) always塊里面，阻塞賦值結(jié)果將一直持續(xù)下去直到賦值結(jié)束。 ? 過(guò)程賦值 —阻塞賦值 阻塞式（ blocking）的操作符為 “ = ” module bloc(clk,b,c)