【正文】 和一個(gè)電阻并聯(lián)再串聯(lián)一個(gè)電容的二端網(wǎng)絡(luò)，這個(gè)網(wǎng)絡(luò)有兩個(gè)諧振點(diǎn)，以頻率的高低分其中較低的頻率是串聯(lián)諧振，較高的頻率是并聯(lián)諧振。如圖 37 所示 。當(dāng)某段驅(qū)動(dòng)電路的輸出端為低電平時(shí)，則該端所連接的字段導(dǎo)通并點(diǎn)亮，根據(jù)發(fā)光字段的不同組合可顯示出各種數(shù)字或字符。 xx 大學(xué)學(xué)士學(xué)位論文 22 圖 36 電源模塊電路連接圖 鍵盤輸入電路 在本系統(tǒng)中，波形控制數(shù)據(jù)通過鍵盤輸入，實(shí)現(xiàn)對(duì)諧波信號(hào)的頻率、相位的控制 。 LM3886電路的封裝型式有絕緣型和非絕緣型。該電容也能抑制來自熒光燈等產(chǎn)生的外部電磁開關(guān)噪聲。 ，互調(diào)失真僅為 %。 LM3886是美國國家半導(dǎo)體有限公司推出的一款中功率、高性能音頻功率放大器。 在本系統(tǒng)中， MAX439的輸入端口 (IN+)接收來自 數(shù)模轉(zhuǎn)換 器的輸出信號(hào)。在本系統(tǒng)中，數(shù)模轉(zhuǎn)換器將 FPGA芯片輸 出的數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào) 。 Altrera的 Nios嵌入式處理器和豐富的 IP庫也可以用于 Cyclone器件的開發(fā)，該系列器件在設(shè)計(jì)之初就充分考慮了成本的節(jié)省，從而對(duì)價(jià)格敏感的應(yīng)用提供了全新的可編程解決方案。系統(tǒng)硬件結(jié)構(gòu)圖如圖 31 所示。 xx 大學(xué)學(xué)士學(xué)位論文 14 由于 DDS 中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。 DDS 的頻率轉(zhuǎn)換時(shí)間可達(dá)納秒數(shù)量級(jí)，比使用其它的頻率合成方法都要短幾個(gè)數(shù)量級(jí)。此外，系統(tǒng)參考時(shí)鐘泄漏 、電源引起的噪聲干擾和外來電磁千擾等均可引起 DDS 雜散指標(biāo)的惡化，這些因素并非 DDS 固有雜散，可在系統(tǒng)中通過電路設(shè)計(jì)進(jìn)行優(yōu)化。 DAC的非線性是不可避免。一般來說， DDS數(shù)模轉(zhuǎn)換器 DAC幅度量化位數(shù)與 ROM單元字長相同，也為 DBit，顯然用 DBit來表示幅度值就必然存在幅度量化誤差。 當(dāng)尋址 ROM的地址線只取相位累加器輸出地址線的高 W位，即舍棄了低B=NW位時(shí)，應(yīng)有 ： )22]2[2s in ()( NBBnKnS ??? π （ 2— 8） 其中 [x]表示對(duì) x作不大于 x的取整運(yùn)算。 相位截?cái)喈a(chǎn)生的雜散 在 DDS技術(shù)中，為 了得到一定的頻率分辨率，通常相位控制字的位數(shù)取得很大。根據(jù) Nyquist采樣定理，采樣頻率 c? 必須大于兩倍的被采樣信號(hào)頻率 xx 大學(xué)學(xué)士學(xué)位論文 10 m? ，這樣才不會(huì)發(fā)生混疊現(xiàn)象而無法恢復(fù)原信號(hào)， DDS的最高輸出頻率 max0f 應(yīng)小于 cf /2。 其影響因素有內(nèi)部數(shù)控振蕩器內(nèi)的工藝結(jié)構(gòu)、數(shù)模變換及其它可能的信號(hào)處理步驟產(chǎn)生的時(shí)延，其中數(shù)字信號(hào)處理部分的時(shí)延與時(shí)鐘周期相關(guān)。若 m=12， M=8，可以算出 ROM的容量為 32768bit。 DDS 的結(jié)構(gòu) DDS的基本結(jié)構(gòu)包括相位累加器 (PD)、正弦查詢表 (ROM)、數(shù)模轉(zhuǎn)換器(DAC)和低通濾波器 (LPF)，其中 DDS從頻率寄存器開始到波形存儲(chǔ)表的數(shù)字部分通常也可稱作數(shù)控振蕩器 (NCONumerical Control Oscillator)。 頻 率 字控 制 器相 位 寄 存 器 正 弦 查 詢 表 數(shù) 模 轉(zhuǎn) 換 器 低 通 濾 波 器參 考 時(shí) 鐘 源頻 率 控 制 字( F S P )M S BL B SKN m Mf o相 位 累 加 器N C Of c 圖 21 DDS 的原理框圖 圖 21中 ， cf 為參考時(shí)鐘頻率 ， CT =1/ cf ； of 為輸出頻率 ， To =1/ of ； K為 xx 大學(xué)學(xué)士學(xué)位論文 7 頻率控制字， N為相位累加器的字長， m為 ROM地址線位數(shù)， M為 ROM數(shù)據(jù)線位數(shù)，即 DAC的位數(shù)。下面，通過從相位出發(fā)的正弦函數(shù)產(chǎn)生描述 DDS的概念。結(jié)合DDS 的基本原理和 FPGA 的結(jié)構(gòu)及特點(diǎn)，設(shè)計(jì)的系統(tǒng)由 FPGA 芯片，數(shù)模轉(zhuǎn)換器，幅度調(diào)節(jié)電路，功率放大電路和輸入、顯示電路組成。 采用 FPGA設(shè)計(jì)，首先其輸入、輸出接口方案都需要仔細(xì)考慮好，確定其輸入和輸出的數(shù)據(jù)量和控制量、位數(shù)、 I/O位置等，以及和外圍電路的接口及控制 xx 大學(xué)學(xué)士學(xué)位論文 5 時(shí)序、控制方式等。 相位累加器設(shè)計(jì)的好壞將直接影響到整個(gè)系統(tǒng) 的性能 。我國對(duì) DDS的研究相對(duì)較晚，研究實(shí)現(xiàn)高速，高精度的 DDS存在大量的困難。其工作速度主要受 ROM和 DAC的限制，使得 DDS輸出最高頻率有限 。 1971年， 39。其主要優(yōu)點(diǎn)是頻率轉(zhuǎn)換時(shí)間短，并能產(chǎn)生任意小 的頻率增量。完成這一功能的裝置被稱為頻率合成器。該系統(tǒng)實(shí)現(xiàn)的輸出波形頻率在 l0Hz— 10MHz之間，頻率偏低且輸出波形頻率不易數(shù)控調(diào)節(jié)。 隨著現(xiàn)代電子、計(jì)算機(jī)和信號(hào)處理等技術(shù)的發(fā)展，極大促進(jìn)了數(shù)字化技術(shù)在電子測量儀器中的應(yīng)用，使原有的模擬信號(hào)處理逐步被數(shù)字信號(hào)處理所代替，從而擴(kuò)充了儀器信號(hào)的處理能力，提高了信號(hào)測量的準(zhǔn)確度、精度和變換速度。隨著通訊和雷達(dá)技術(shù)的發(fā)展， 40年代出現(xiàn)了主要用于測試各種接收標(biāo)準(zhǔn)的信號(hào)發(fā)生器，使信號(hào)發(fā)生器從定性分析的測試儀器發(fā)展成定量分析的儀器。 其次 對(duì) DDS的原理及其輸出信號(hào)的性能進(jìn)行了分析。 本文 首先 對(duì)信號(hào)發(fā)生 器以及 DDS的發(fā)展和現(xiàn)狀進(jìn)行了歸納敘述。 信號(hào)發(fā)生器是一種最悠久的測量儀器，早在 20年代電子設(shè)備剛出現(xiàn)時(shí)它就產(chǎn)生了。軟件控制波形的一個(gè)最大缺點(diǎn)就是輸出波形的頻率低，這主要是由 CPU的工作速度決定的，如果想提高頻率可以改進(jìn)軟件程序減少其執(zhí)行周期時(shí)間或提高 CPU的時(shí)鐘周期，但這些辦法是有限度的，根本的辦法還是要改進(jìn)硬件電路 [2]。該設(shè)計(jì)主要采用 ARM7TDMI處理器芯片 S3C4510B和 MAX038(高頻函數(shù)發(fā)生器 )芯片組成。 頻率合成技術(shù) 頻率合成技術(shù)概述 頻率合成技術(shù)指的是由一個(gè)或者多個(gè)具有高穩(wěn)定度和高精確度的頻率參考源，通過在頻率域中的線性運(yùn) 算得到具有同樣穩(wěn)定度和精確度的大量的離散頻率的 技術(shù)。直接模擬式合成是由一個(gè)高穩(wěn)定、高純度的晶體參考頻率源，通過倍頻器、分頻器、混頻器，對(duì)頻率進(jìn)行加、減、乘、除運(yùn)算，得到各種所需頻率。 第三代直接數(shù)字 頻率合成器 ， 隨著數(shù)字信號(hào)處理和微電子技術(shù)的發(fā)展，頻率合成領(lǐng)域在 70年代誕生了一種革命性的頻率合成技術(shù)，那就是直接數(shù)字頻率合成技術(shù) (DDS或 DDFS )，它的出現(xiàn)標(biāo)志著第三代頻率合成技術(shù)的出現(xiàn)。 目前，國內(nèi)的 DDS設(shè)計(jì)都是基于 ROM查表實(shí)現(xiàn)的。 自從 DDS技術(shù)誕生以來，發(fā)達(dá)國家一直沒有放棄該技術(shù)及其應(yīng)用的研究，出現(xiàn)了一序列高性能的產(chǎn)品。 在整個(gè) DDS系統(tǒng)數(shù)字部分中，最關(guān)鍵的就是相位累加器的設(shè)計(jì) 。設(shè)計(jì)中的 DDS電路采用 VHDL硬件描述語言來實(shí)現(xiàn)，采用 VHDL語言設(shè)計(jì)的模塊以后可以方便的進(jìn)行修改、擴(kuò)展和移植到不同的 FPGA芯片中 [3]。 論文主要研究內(nèi)容 本文主要的研究內(nèi)容是設(shè)計(jì)一個(gè)基于 DDS 的數(shù)字移相信號(hào)發(fā)生器。 DDS 的基本原理 直接數(shù)字頻率合成技術(shù)是從相位概念出發(fā)，直接對(duì)參考正弦信號(hào)進(jìn)行抽樣 ，得到不同的相位，通過數(shù)字計(jì)算技術(shù)產(chǎn)生對(duì)應(yīng)的電壓幅度，最后濾波平滑輸出所需頻率。框圖中的電路，除了濾波器外，全用數(shù)字集成電路實(shí)現(xiàn)，其中關(guān)鍵的問題是使相位增量與參考時(shí)鐘精確地同步。正弦查詢表中以二進(jìn)制數(shù)形式存入用系統(tǒng)時(shí)鐘對(duì)正弦信號(hào)進(jìn)行采樣所得的樣值點(diǎn)，可見只需改變查詢表內(nèi)容就可 實(shí)現(xiàn)不同的波形輸出。 可以看出， ROM的存儲(chǔ)量為 Mm?2 比特，其中 m為相位累加器的輸出位數(shù)， M為 ROM的輸出位數(shù)。 在 DDS中，一個(gè)頻率的建立時(shí)間通常取決于濾波器的帶寬。 理想的 DDS 在頻率合成過程中不存在相位截?cái)嗾`差、幅度量化誤差和DAC 誤差，此時(shí)，整個(gè) DDS 相當(dāng)于一個(gè)理想的采樣保持電路，其中 NCO 相當(dāng)于一個(gè)理想采樣器， DAC 則相當(dāng)于一個(gè)理想保持電路，其系統(tǒng)沖激 響應(yīng)為 ： else Tth c?????? 010 （ 2— 5） 因?yàn)檩斎胝倚盘?hào) sin(2π tf0 )的頻譜分布是在 cf? 和 cf 兩個(gè)頻率點(diǎn)上的沖激，在經(jīng)過采樣之后所得到的頻譜是以采樣頻率 cf 為周期的原信號(hào)頻譜的周期重復(fù)。 DDS的雜散噪聲來源主要有相位截?cái)嗾`差、幅度量化誤差和由 DAC轉(zhuǎn)換產(chǎn)生的誤差 [8]。這相當(dāng)于周期性 地引入了一個(gè)截?cái)嗾`差，最終的影響就是輸出信號(hào)帶有一定的諧波分量，表現(xiàn)在輸出的頻譜上就是會(huì)有雜散信號(hào)存在。 xx 大學(xué)學(xué)士學(xué)位論文 12 幅度量化產(chǎn)生的雜散 正弦查詢表 ROM每個(gè)單元字長為 DBit位，即正弦信號(hào)幅度用 DBit的二進(jìn)制數(shù)來表示。這里我們主要對(duì) DAC的第二種影響進(jìn)行分析 [11]。 其他噪聲源帶來的雜散 DDS 雜散的來源，主要是前面闡述的三項(xiàng)，它們大多落在離主頻譜很近的地方，所以也是影響最大而又較難去除的雜散。時(shí)鐘頻率越高，轉(zhuǎn)換時(shí)間越短。當(dāng) DDS 的波形存儲(chǔ)器分別存放正弦和余弦函數(shù)表時(shí)，既可得到正交的兩路輸出。 xx 大學(xué)學(xué)士學(xué)位論文 15 第 3章 信號(hào)發(fā)生器 系統(tǒng) 的 硬件設(shè)計(jì) 系統(tǒng)硬件總體設(shè)計(jì) DDS諧波信號(hào)發(fā)生器主要可以分 為以下幾個(gè)部分：數(shù)字波形合成電路 、 數(shù)模轉(zhuǎn)換電路 、 幅度調(diào)節(jié)電路 、 功率放大電路 、 時(shí)鐘電路 、 電源電路 、 鍵盤輸入電路 和 LED顯示電路 。 Cyclone系列 FPGA器件基于 、 SRAM工藝制造，器件密度達(dá)到了 20200個(gè)邏輯單元，擁有 288K比特容量的片內(nèi) RAM，并提供了多個(gè)用來管理板級(jí)時(shí)鐘網(wǎng)絡(luò)的全功能鎖相環(huán)以及同工業(yè)標(biāo)準(zhǔn)外部存儲(chǔ)器件相連的專用 I/O接口。 xx 大學(xué)學(xué)士學(xué)位論文 17 圖 32 EP1C12Q240電路圖 數(shù)模 轉(zhuǎn)換電路 在 信號(hào)發(fā)生器 系統(tǒng)中， 數(shù)模 轉(zhuǎn)換器是至關(guān)重要的環(huán)節(jié)， 數(shù)模 轉(zhuǎn)換器的 精度將 直接影 響到系統(tǒng)的實(shí)用性 。 MAX439控制的增益倍數(shù)與其外圍電路有關(guān)，通過對(duì)電位器的調(diào)節(jié)可以實(shí)現(xiàn)對(duì)信號(hào)輸出幅度的調(diào)節(jié)。由于本設(shè)計(jì)要實(shí)現(xiàn)的是輸出信號(hào)的 頻率在音頻頻率 20Hz—20KHz范圍內(nèi)，故采用音頻功率放大器 LM3886擔(dān)任功率放大的任務(wù)。 20Hz—20KHz內(nèi)，失真度 (THD+噪聲 )僅為 %。 C6：降低放大器在高頻端的增益帶寬，防止輸出晶體管的準(zhǔn)飽和振蕩。 CC12為電源旁路和濾波電容。選用 TI公司的 TPS70302電源管理芯片來設(shè)計(jì)電源模塊，該芯片具有兩路可調(diào)電壓輸出 Voutl和 Vout2，調(diào)節(jié)范圍為 — ， Voutl 輸出電流為 1A, Vout2 輸出電流為 2A, EP1C12Q240需要 ， THS5651A用 5V電壓供電，因此該芯片可以滿足要求，電源模塊電路連接圖如圖 36 所示。共陽極數(shù)碼管的 8個(gè)發(fā)光二極管的陽極連接在一起，通常，公共陽極接高電平 (一般接電源 )，其它管腳接段驅(qū)動(dòng)電路輸出端。 其中 Key1—Key8為控制頻率的按鍵， Key1—Key8是從低位到高位的控制鍵。由于晶體自身的特性致使這兩個(gè)頻率的距離相當(dāng)接近，在這個(gè)極窄的頻率范圍內(nèi)，晶振等效為一個(gè)電感，所以只要晶振的兩端并聯(lián)上合適的電容它就會(huì)組成并聯(lián)諧振電路。 R5 R5 C10組成負(fù)反饋網(wǎng)絡(luò)，適當(dāng)降低高頻增益，使得放大器頻響特性曲線平直。 諧波信號(hào)發(fā)生器功率放大模塊的電路原理圖如圖 35 所示。28V時(shí)，連續(xù)平均輸出功率 60W； 當(dāng) 負(fù)載 為 8? ，Vcc=177。具體的電路連接如圖 34 所示。 xx 大學(xué)學(xué)士學(xué)位論文 18 圖 33 THS5651A引腳圖 THS5651A各引腳功能定義 如 表 32 所示 。 表 31 列出了 Cyclone 系列器件的性能特點(diǎn)： 表 31 Cyclone 系列器件特性 特性 EP1C3 EP1C6 EP1C12 EP1C20 邏輯單元 2910 5980 12060 20200 M4K FPGA 芯片 現(xiàn)場可編程邏輯器件 FPGA(Field Programmable Gates Array)是廣泛使用的超大規(guī)模和超高速的可編程邏輯器件，通過軟件實(shí)現(xiàn)硬件的功能，可反復(fù)擦除和編程，便于系統(tǒng)的維護(hù)和升級(jí)。采用 GaAs 工藝的 DDS 芯片工作頻率可達(dá) 2GHz 左右。目前，大多數(shù) DDS 的頻率分辨率在 1Hz 數(shù)量級(jí)，甚至小于 1mHz?？紤]到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)雜散的抑 制，實(shí)際的輸出頻率帶寬仍能達(dá)到 40%fc。又因?yàn)?DDS是一個(gè)采樣系統(tǒng)，所以這些諧波會(huì)以 cf 為周期搬移，這些諧波可表示為 ： 0fbfaf c ???? （ 2— 13） 其中 a 和 b為任意整數(shù)，當(dāng)諧波 f落到 Nyquist帶寬 [0, 0f /2]內(nèi)就會(huì)形成對(duì)系統(tǒng)有害的雜散頻率。幅度量化誤差，也可以認(rèn)為是 DDS中DAC分辨率不夠引起的誤差 [