【正文】 ...................................... 5 2 檢測和建鏈、拆鏈 ........................................................................................................ 5 寄存器定義 ............................................................................................................. 5 檢測和建鏈過程： .................................................................................................. 7 拆鏈、重新建鏈和帶寬自動調整 ........................................................................... 10 信令定義 ...............................................................................................................11 復幀和宏幀 ........................................................................................................... 12 復幀的收發(fā)與同步 ......................................................................................... 12 宏幀的收發(fā)與同步 .......................................................................................... 13 3 發(fā)送模塊和接受模塊工作流程 .................................................................................... 15 4 系統(tǒng)組成功能框圖 ...................................................................................................... 20 5 CPU接口 .................................................................................................................... 21 功能 ..................................................................................................................... 21 寄存器 .................................................................................................................. 21 4 路 E1 反向復用 FPGA 設計方案 第 4 頁 共 51 頁 配置寄存器 (REG_CONFIG) ............................................................................ 22 狀態(tài)寄存器 .................................................................................................... 23 CPU模塊功能框圖 ................................................................................................ 29 CPU接口工作特點 ................................................................................................ 30 CPU中斷響應 ................................................................................................. 30 CPU對芯片復位 ............................................................................................. 31 6 各模塊接口信號 .......................................................................................................... 31 IM 發(fā)送模塊接口信號 ............................................................................................ 31 信令插入和 4E1 成幀模塊接口信號 ....................................................................... 33 HDB3 編碼模塊接口信號 ..................................................................................... 34 E1 環(huán)回處理模塊接口信號 ..................................................................................... 35 HDB3 解碼模塊接口信號 ....................................................................................... 36 4E1解幀和信 令提起模塊接口信號 ......................................................................... 37 IM 接受模塊接口信號 ............................................................................................ 39 系統(tǒng)控制模塊接口信號 ......................................................................................... 44 發(fā)送狀態(tài)機接口信號 ............................................................................................. 46 接受狀態(tài)機接口信號 ........................................................................................... 47 時鐘模塊接口信號 ............................................................................................... 49 CPU接口模塊接口信號 ....................................................................................... 50 主要寄存器 ......................................................................................................... 51 4 路 E1 反向復用 FPGA 設計方案 第 5 頁 共 51 頁 4 路 E1 反向復用 FPGA 設計方案 1 系統(tǒng)工作特點 發(fā)送和接受方向同時工作，本地和遠端是對稱的 ,可以實現全雙工透明傳輸；編碼器接發(fā)送模塊接口，解碼器接接受模塊接口，余下的接口不用，其中發(fā)送模塊接口數據線接上拉電阻。 本地的發(fā)送模塊和接受模塊的狀態(tài)并不要求同步，但要求本地收和遠端發(fā)的狀態(tài)保持同步。 128ms內收到 TEST2碼的 E1屬于可用 E1，未收到 TEST2 碼的 E1 屬于超時 E1），當然還要檢測狀態(tài)號。 ① 注意如果接受到 TS16[6:4]=011（即傳輸態(tài)），則幀同步建立了也不計時，一直等待，直到 TS16[6:4]=001 時才能開始計時； ② 每一路 E1 建立幀同步后都產生一個標志信號 START，根據標志 信號可以計算該路 E1 相對第一個建立幀同步E1 的相對延時。 ② 接受模塊：接受模塊連通 的 E1都檢測 TEST2碼，以第一個 E1收到 TEST2碼的時刻開始計時 （連續(xù)收到15 個 TEST2 碼的時刻作為計時的起始時刻） ，記滿128ms 為止。 ◆ 操作： 發(fā)送 E1 進入檢 測態(tài) 3，連續(xù)發(fā)送 TEST1 碼， TS16 仍然傳信令。 ▲ 傳輸狀態(tài)： ◆ 目的：根據建立的鏈路和帶寬傳輸數據，發(fā)送方向和接受方向單獨傳輸，但信令走相反的方向； ◆ 轉換條件： 接受模塊：等待對端發(fā)送模塊發(fā)送奇幀 TS16 寄存器（每幀更新一次）中有可用 E1時，發(fā)送模塊進入初始化狀態(tài)，同時接受模塊本身進入傳輸狀態(tài)。 環(huán)回處理 ：為了簡化，只進行 E1環(huán)回，其他環(huán)回功能暫不加入。輸出環(huán)回有效指示信號為 E1LP_VALID,高電平有效，低電平無效。 信令定義 可用 E1： 連通且相對延時不超過 128ms。 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 比特 0 0 0 0 0 0 0 0 復位值 本端 E1LP_REMOTE 1：設置環(huán)回； 0：開路 3 路 通 斷指示 1 為通 0 為斷 2 路 通斷指示 1 為通 0 為斷 1 路 通斷指示 1 為通 0 為斷 0 路 通斷指示 1 為通 0 為斷 意義 偶幀 TS16（傳輸態(tài)）：傳本路 E1 本 傳輸方向信息 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 比特 0 0 0 0 0 0 0 0 復位值 復幀編號： 0～ 255 意義 2） 測試碼 TEST1： 測試信道的通斷狀態(tài)，定義 TEST1 = 01H；在檢測態(tài) 1，數據時隙發(fā)送 TEST1碼，TS16 發(fā)送信令，其中 TS16 的 BIT6～ 4表示狀態(tài)號；在傳輸態(tài)，如果收到信令 TS16 中的狀態(tài)號為檢測態(tài) 1，則表示對端復位后回到了檢測態(tài) 1，所以此時應該產生系統(tǒng)復位信號，以便也回到復位狀態(tài)，使本地和遠端的狀態(tài)同步； 3） 測試碼 TEST2： 測試信道的可用狀態(tài)：只對連通的 E1 進行測試，有可用、超時 2 種狀態(tài)，定義 TEST2 = 02H； 4） 空閑碼 IDLE： 在 IMT 模塊中當發(fā)送 FIFO 還未寫滿之前發(fā)送的碼，以便保證 PCM32 個時隙中有數據。 基本幀同步：搜索 10011011 的字節(jié)； 復幀同步：搜索 11000111 的字節(jié)，如果檢測到 TS0 ＝ 11000111，則下一個基本幀的幀頭即是復幀幀頭。 復位后，發(fā)送信道狀態(tài)寄存器 TX_CH[3:0]為 0，表示都不可用。 6）宏幀同步條件 宏幀同步在 IM接受模塊（ IMR）中完成。 ⑤ 每隔一個宏幀周期（ 64個復幀， 128ms）檢查一次同步窗口是否滿足宏幀同步條件。在檢測態(tài) 1 只改寫偶幀 TS16和奇幀 TS16 中的狀態(tài)號部分。否則，②根據接受方向奇幀 TS16 寄存器：TS16_O_R（表示發(fā)送 E1 的可用狀態(tài)），配置發(fā)送 E1 信道狀態(tài)寄存器，形成發(fā)送帶寬。發(fā)送時組成復幀和宏幀。 ②每一路 E1 建立幀同步時都產生一個START 信號；③ 256ms 內未建立幀同步的屬于斷開 E1，建立幀同步的屬于連通 E1； ④ 將檢測結果 填寫到發(fā)送 E1偶幀 TS16 寄存器，并發(fā)送到對端。(對端發(fā)送模塊知道可用 E1 后也進入初始化狀態(tài)，超時 E1進入檢測態(tài) 3)。