【正文】 并行數(shù)據(jù)，并在 XC2S50E 控制下完成并串轉(zhuǎn)換，還要把轉(zhuǎn)化的串行數(shù)據(jù)通過驅(qū)動器 CLC001 發(fā)送出去。 圖 電源電路 圖 是 FPGA 芯片的電源和地處理， FPGA 內(nèi)核供電為 ， I/O 口供電為 。因此，可以傳輸較遠的距離，且采用雙絞線和 RJ45 接口作為鏈路載體，在很大程度上使的信號的質(zhì)量得到保證，并且成本低和易于實現(xiàn)。 分頻程序 本部分程序的功能為將 60MHZ 頻率進行 600000 分頻，產(chǎn)生 grst 信號，控制 。又由于光耦合器的輸入端屬于電流型工作的低阻元件，因而具有很強的共模抑制能力。 D1 為電源工作指示燈，在核心板的左上角，D0 為 1N5819，高速肖特基二極管，防止電源接反；同時各電源輸入及輸出部分設(shè)計了高質(zhì)量鉭電 容用作電源濾波處理，提高系統(tǒng)電源穩(wěn)定性。正常工作時，芯片的輸出端口（除鎖定信號 LOCK 外）均為三 態(tài)。（由于鎖存器與邏輯電路的影響，串、并數(shù)據(jù)之間具有相對延時， 見圖中的 TSD） 。為低時，關(guān)閉鎖相環(huán)并置輸出管腳為三態(tài) TCLK 輸入 14 發(fā)送 時鐘輸入端。 10位 BLVDS串化器 DS92LV1023的原理和應(yīng)用 低壓差分信號 LVDS 是由 ANSI/TIA/EIA6441995 定義的用于高速數(shù)據(jù)傳輸?shù)奈锢韺咏涌跇藴剩? 它具有超高速 （速率可達 ） 、超低功耗和低電磁輻射等特性，遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學(xué)畢業(yè)設(shè)計說明書 第 24 頁 共 47 頁 因而是在銅介質(zhì)上實現(xiàn)千兆位級速率通訊的優(yōu)選方案。 本次設(shè)計我們采用主串模式來配置電路。典型的主模式都是加載片外非易失 (斷電不丟數(shù)據(jù) )性存儲器中的配置比特流，配置所需的時鐘信號 (稱為 CCLK)由 FPGA 內(nèi)部產(chǎn)生，且 FPGA 控制整個配置過程。 “ 控制器 要檢測輸入時鐘和反饋時鐘來調(diào)節(jié)延遲線。通過觀察一個 DLL 輸出時鐘，它可以在網(wǎng)絡(luò)中補償延遲，有效消除設(shè)備內(nèi)從外部輸入端口到時鐘裝載的延遲。 遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學(xué)畢業(yè)設(shè)計說明書 第 20 頁 共 47 頁 圖 FIFO 在系統(tǒng)中的應(yīng)用電路 時鐘管理模塊電路設(shè)計 對于高速數(shù)據(jù)傳輸系統(tǒng)，時序問題是設(shè)計的關(guān)鍵。 其內(nèi)部邏輯框圖如 圖 所示 ： 8 位F I F O控 制模 塊D L L模 塊晶 振8 位 并 行 數(shù) 據(jù)8 位 并 行 數(shù) 據(jù)串 化 器控 制 信 號串 化 器時 鐘 輸 出時 鐘輸 出 圖 本設(shè)計中 FPGA 的內(nèi)部邏輯結(jié)構(gòu)圖 遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學(xué)畢業(yè)設(shè)計說明書 第 19 頁 共 47 頁 控制模塊 它的作用主要是控制 DS92LV1023 的工作，主要有： 通過 TCLK _ R / F 來選擇 DS92LV1023 的發(fā)送時鐘觸發(fā)沿； 通過 DEN 口控制串行輸出允許； 通過 PWRDN 口控制省電模式開關(guān)； 通過 SYNC 口控制同步信號的發(fā)送； 同時可以在 8 位數(shù)據(jù)前后加入幀同步位和控制位構(gòu)成 10 位數(shù)據(jù)。 本次設(shè)計中采用光耦合器作為 FPGA 與前端數(shù)字信號的連接，可以很好的實現(xiàn)輸入輸出信號之間的隔離，達到電絕緣和抗干擾的目的。普通光耦合器只能傳輸數(shù)字（開關(guān)）信號，不適合傳輸模擬信號。傳輸時速度就受到了限制。 串行傳輸方式是與串行接口相對應(yīng)的通信方式。 FPGA 的基本特 點 (1) 采用 FPGA 設(shè)計 ASIC 電路，用戶不需投片生產(chǎn)，就能得到合用芯片 ； (2) FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片 ； 遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學(xué)畢業(yè)設(shè)計說明書 第 15 頁 共 47 頁 (3) FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳 ； (4) 它是 ASIC 電路設(shè)計中周期最短、開發(fā)費用最低、風險最小的器件之一 ； (5) FPGA 采用高速 CMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容 ； (6) FPGA 易學(xué)易用，電路設(shè)計人員使用 FPGA 進行電路設(shè)計時，不需要具備專門的集成電路深層次的知識 ； (7) FPGA 改動靈活， FPGA 軟件包中有各種輸入工具 、仿真工具、編程器及燒錄器等全線產(chǎn)品，電路設(shè)計人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片 FPGA 成為了系統(tǒng)級的設(shè)計工具，使其具備了軟硬件聯(lián)合設(shè)計的能力，逐步向 SOC 平臺過渡。RAM、 FIFO 是比較普及的概念，在此就不冗述。 開關(guān)矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或 RAM。通過軟件的靈活配置，可適配不同的電氣標準與 I/O 物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。因此， FPGA 的使用非常靈活。 FPGA 的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實現(xiàn)了不同的邏輯功能。既解決了定制電路的 不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 當擺幅不超過 400mV 時，這個共模范圍是 +～ +，一般情況下，接收器的輸入電壓范圍可 在 0V～ + 內(nèi)變化。降低電源電壓不僅可減少高密度集成電路的功率損耗，而且能降低芯片內(nèi)部的散熱壓力，有助于提高集成度 。 LVDS 具有低功耗、低誤碼率、低串擾、低輻射和高速的性能。 V d dM 1M 2M 3M 4接 收 器++驅(qū) 動 器+3 . 5 m A?100 ?AB 圖 LVDS 工作原理圖 LVDS 技術(shù)之所以能夠解決目前 I/O 口的瓶頸，是由于其在速度、噪聲、 EMI、功耗、成本等方面的優(yōu)點。由于電壓信號幅度較低，而且采用恒流源模式驅(qū)動，故只產(chǎn)生極低的噪聲，消耗非常小的功率，甚至不論頻率高低，功耗都幾乎不變。使用 FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。 20xx 年又重新修訂發(fā)表了 ANSI/TIA/EIA644 標準，標準的參數(shù)如表 所示。 我國在高速接口電路的研究和產(chǎn)品開發(fā)方面已經(jīng)遠遠落后于國外。它在模擬電話系統(tǒng)，以太網(wǎng)、無線通訊、磁盤讀出電 路， PCB 板到芯片，芯片與芯片間和光纖通信等數(shù)據(jù)系統(tǒng)中具有廣泛的應(yīng)用。而將低電壓差分信號 (LVDS) 串行器 解串器用于雙絞線電纜數(shù)據(jù)高速傳輸系統(tǒng)不失為一種新技術(shù)，很多公司的芯片正是利用這種技術(shù)完成了高頻信號的遠端傳輸。目前 ,LVDS 技術(shù)在通信領(lǐng)域的應(yīng)用更是日益普及 , 尤其在基站、大型交換機以及其他高速數(shù)據(jù)傳輸系統(tǒng)中 , LVDS 正在發(fā)揮著不可替代的作用 。低壓差分信號(LVDS： Low Voltage Differential Signaling) 技術(shù)以其固有的低電壓、低功耗和有利于高速傳輸?shù)忍攸c , 正逐漸成為寬帶高速系統(tǒng)設(shè)計的首選接口標準。雖然使用品牌系列雙絞線所組成的傳輸系統(tǒng)具有獨特亮度 /色度處理、多級瞬態(tài)沖擊保護及超強的干擾抑制能力 , 但在數(shù)據(jù)高速傳輸中 , 其高可靠性技術(shù)指標卻并不能符合要求 , 其所面臨的問題是如何應(yīng)用先進的技術(shù)來保證數(shù)據(jù)在雙絞線纜中的高速傳輸。 一些有名的大公司，國半、 TI、飛兆半導(dǎo)體己推出各種 LVDS 產(chǎn)品，其中性能比較高的例如 FINl217 串行器 /FINl219 解串器，數(shù)據(jù)傳輸率達到將近 2Gbps．由于種種原因，且前國內(nèi)使用的是國外廠商提供的產(chǎn)品，幾乎沒有自主設(shè)計的高性能 LVDS 核心電路和芯片，而且國外對 LVDS 高速 IO 接口的核心電路也是嚴格保密的．為了不受制于人，我們必須自主研究設(shè)計 LVDS 高速接口電路，芯片及 IP 核． 接口電路是用來減小數(shù)據(jù)傳輸信道對傳輸信號的畸變的。在高校中，陸續(xù)在 LVDS 高速接口電路上進行了許多理論研究，而且提出了一些接口電路設(shè)計方案，但僅停留在 2Gbps 以下的研究 ，未見其相關(guān)產(chǎn)品的出現(xiàn)。通常 LVDS標準是以后者提供的為準。在 PCB 完成以后，還可以利用 FPGA 在線修改能力，隨時修改設(shè)計而不必改動硬件電路。結(jié)構(gòu)框圖如圖 所示： 圖 系統(tǒng)總體框圖 LVDS 原理 LVDS(Low Voltage Differential Signaling)是一種低振幅差分信 號技術(shù)，它使用幅度非常低的信號 (約 350mV)通過一對差分 PCB 走線或平衡電纜傳輸數(shù)據(jù)，它能以高達數(shù)千 Mbps 的速度傳送串行數(shù)據(jù)。當驅(qū)動狀態(tài)反轉(zhuǎn)時，流經(jīng)電阻的電流方向改變，于是在接收端產(chǎn)生一個有效的“ 0”或“ 1”邏輯狀態(tài)。200mV 速度（ Mbps） 400 30 400 100 驅(qū)動器傳輸延遲（最大值） 11ns NA 接收器傳輸延遲 30ns NA 動態(tài)損耗 最低 低 高 高 噪聲 低 低 低 高 綜合成本 低 低 高 低 同為差分傳輸接口， LVDS 與 RS42 PECL 相比，在傳輸速率、功耗、接收靈敏度和成本等方面都有優(yōu)越性；與傳統(tǒng)的 TTL/CMOS 接口相比， LVDS 在高速、低抖動及對共模特性要求較高的數(shù)據(jù)傳輸系統(tǒng)中的應(yīng)用有著巨大的優(yōu)勢。 遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學(xué)畢業(yè)設(shè)計說明書 第 9 頁 共 47 頁 3．低電源供電 隨著集成電路的發(fā)展和對更高數(shù)據(jù)速率的要求，低壓供電成為急需。由于 LVDS驅(qū)動器典型的偏置電壓為 +，地的電壓變化、驅(qū)動器的偏置電壓以及輕度耦合到的噪聲之和，在接收器的輸入端，相對于驅(qū)動器的地是共模電壓。 FPGA 結(jié)構(gòu)和特點 FPGA 的 結(jié)構(gòu) FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。所以如果事先將相應(yīng)的結(jié)果存放于一個存貯單元，就相當于實現(xiàn)了與非門電路的功能。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn) 生不同的電路功能。 FPGA 內(nèi)的 I/O按組分類，每組 都能夠獨立地支持不同的 I/O 標準。 CLB 的實際數(shù)量和特性會依器件的不同而不同，但遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學(xué)畢業(yè)設(shè)計說明書 第 13 頁 共 47 頁 是每個 CLB 都包含一個可配置開關(guān)矩陣，此矩陣由 4 或 6 個輸入、一些選型電路 (多路復(fù)用器等 )和觸 發(fā)器組成。塊 RAM可被配置為單端口 RAM、雙端口 RAM、內(nèi)容地址存儲器 (CAM)以及 FIFO 等常用存儲結(jié)構(gòu)。 6． 底層內(nèi)嵌功能單元 內(nèi)嵌功能模塊主要指 DLL(Delay Locked Loop)、 PLL(Phase Locked Loop)、 DSP 等軟處理核 (Soft Core)。通過 PowerPC?、 Miroblaze、 Picoblaze 等平臺，能夠開發(fā)標準的 DSP 處理器及其相關(guān)應(yīng)用，達到 SOC 的開發(fā)目的。并行口對應(yīng)并行通信。但是并不是并口快，由于 8 位通道之間的互相干擾。當輸入端加電信號時發(fā)光器發(fā)出光線，受光器接受光線之后就產(chǎn)生光電流，從輸出端流出，從而實現(xiàn)了 “ 電 — 光 — 電 ” 轉(zhuǎn)換。 輸出端有兩個腳和四腳輸出端作用相同 ， 多出的一只腳是用來控制光敏器件是否受輸入端控制的 。 （ 4）控制 LED 燈顯示，及配置電路的工作。下圖是FIFO在系統(tǒng)中的應(yīng)用。時鐘相位差和時鐘延遲嚴重影響設(shè)備的性能，在大的設(shè)備中用傳統(tǒng)的時鐘網(wǎng)絡(luò)控制時鐘相位差和時鐘延遲變得十分困難， Altera 公司高性價比 FPGA： CycloneII 系列 EP2C5Q208C8N每一個 DLL 可以驅(qū)動兩個全局時鐘，全局時鐘分布網(wǎng)絡(luò)可以根據(jù)不同的負載，將時鐘相位差最小化。時鐘分布網(wǎng)絡(luò)在所有內(nèi)部寄存器時鐘和 CLKFB 腳反饋時鐘之間布線。 FPGA 配置方式靈活多樣，根據(jù)芯片是否能夠自己主動加載配置數(shù)據(jù)分為主模式、從模式以及 JTAG 模式。 (3) JTAG 模式 在 JTAG 模式中， PC 和 FPGA 通信的時鐘為 JTAG 接口的 TCLK，數(shù)據(jù)直接從 TDI 進入 FPGA，完成相應(yīng)功能的配置。發(fā)送時鐘頻率在 66MHz時，芯片組功耗小區(qū) 5000mW；可編程時鐘觸發(fā)沿；基于信號的芯片管腳布局，簡化了不 少 難度；具有同步模式和鎖定指示；采用 28腳 SSOP封裝。該端為低則置差分輸出口為三態(tài) PWRDN 輸入 24 省電模式。下圖 為串化器串化時序圖。 遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學(xué)畢業(yè)設(shè)計說明書 第 27 頁 共 47 頁 b. 三態(tài)模式 將輸出允許管腳（ DEN 或 REN）置低可使芯片進入三態(tài)模式。然后 送給 1117‐ 穩(wěn)壓，提供 FPGA 的內(nèi)部核工作，以及鎖相環(huán)部分電源工作。 遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學(xué)畢業(yè)設(shè)計說明書 第 31 頁 共 47 頁 圖