物聯(lián)網(wǎng)理論與技術(shù)第6章：觸發(fā)器及含觸發(fā)器的pld(存儲版)
【正文】 雙上升沿 JK觸發(fā)器 74LS73的內(nèi)部結(jié)構(gòu) 邊沿觸發(fā)型 JK觸發(fā)器 圖 621 上升沿 JK觸發(fā)器的仿真波形 邊沿觸發(fā)型 JK觸發(fā)器 圖 622 例 64波形圖 【 例 64】 設(shè)上升沿 JK觸發(fā)器的初態(tài)為 0，輸入信號波形如圖 621所示，試畫出它的輸出波形。 全局時鐘信號由高電平有效的時鐘信號使能。此鍵可以是實驗系統(tǒng)上一個未消抖動的鍵。給出設(shè)計電路，計算工作時鐘的頻率。 首先標(biāo)出圖 E63中各集成電路輸入、輸出端的引腳編號，然后按照電路圖連線，在實驗系統(tǒng)上實現(xiàn)硬件驗證，包括搶答功能、清零功能、互鎖功能的驗證。將 JK觸發(fā)器的 J、K、 CLRN、 PRN端分別接 SW1~SW4，輸出端 Q接 LED顯示。 思考題 . 用雙 D觸發(fā)器設(shè)計構(gòu)成三分頻電路，觀察和記錄 CP、 1Q和 2Q的波形。驗證 D觸發(fā)器的置位功能、復(fù)位功能、同步觸發(fā)功能。搶答器的電路如圖 E63所示，圖中的每個 RS觸發(fā)器都由兩個與非門構(gòu)成。最后完成實驗報告。 現(xiàn)場可編程門陣列 FPGA 1. 查找表邏輯結(jié)構(gòu) 查找表LUT輸入1輸入2輸入3輸入4輸出圖 656 FPGA查找表單元 000001010000010116 1RAM輸入A 輸入B 輸入C 輸入D查找表輸出多路選擇器圖 657 FPGA查找表單元內(nèi)部結(jié)構(gòu) 現(xiàn)場可編程門陣列 FPGA 含觸發(fā)器的 PLD結(jié)構(gòu) 2. Cyclone系列器件的基本結(jié)構(gòu) 圖 658 Cyclone LE結(jié)構(gòu)圖 3. Cyclone的 LE的工作模式 圖 659 Cyclone LE普通模式 d a t a 1a d d n s u bd a t a 2d a t a 34 i n p u tL U T4 i n p u tL U Tc i nd a t a 4R e gR e gs l o a d s c l e a r a l o a dc l o c ke n aa c l r行 、 列直 連 線 布 線L U T 鏈寄 存 器 鏈行 、 列直 連 線 布 線行 、 列直 連 線 布 線寄 存 器 鏈輸 入 3. Cyclone的 LE的工作模式 圖 660 Cyclone LE動態(tài)算術(shù)模式 同步裝載清零邏輯寄存器兩個2 輸入L U T( 進位 )寄存器控制信號寄存器鏈輸入D a t a 1D a t a 2D a t a 3行、列和直連線布線局部布線兩個2 輸入L U T( 和 )寄存器鏈輸出a d d n s u b進位輸出邏輯進位輸入邏輯L A B 進位輸入進位輸入 0進位輸入 1進位輸出 1進位輸出 0 4. Cyclone的 LAB模塊 圖 661 Cyclone LAB結(jié)構(gòu) L E 1L E 2L E 3L E 4L E 5L E 6L E 7L E 8L E 1 0L E 94444444444控 制 信 號局部互連L A B 輸 入 信 號L U T 鏈和寄 存 器 鏈L E 反 饋 信 號 連 線 圖 662 LAB陣列 4. Cyclone的 LAB模塊 5. Cyclone中的嵌入式模塊 實 驗 61．基于 D觸發(fā)器的機械鍵去抖動電路設(shè)計 按照 ，首先驗證所有設(shè)計和仿真結(jié)論。 解： V C CC L K I N P U TV C CQ0O U T P U TQ1O U T P U TN O Tin s tN O Tin s t 4V C CPRNCLRNKJ QJ K F FFF0PRNCLRNKJ QJ K F FFF10 0 0 1 0 1 0 1 2 1 1 3 0 0 0 1 0 1 0 1 2 1 1 3 0 0 0 二進制序列 二進制序列 圖 626 例 66輸出波形 邊沿觸發(fā)型 JK觸發(fā)器 不同類型觸發(fā)器的相互轉(zhuǎn)換 D觸發(fā)器轉(zhuǎn)換為 JK、 T和
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