cpld第3章(存儲版)
【正文】 用應(yīng)用 兩種擴(kuò)展乘積項可用來補充宏單元的邏輯資源： ① 共享 擴(kuò)展項：反饋到邏輯陣列的反向乘積項。 ③ 乘積項時鐘 ：在這種方式下，寄存器由來自隱埋的宏單元或 I／ O引腳的信號進(jìn)行時鐘控制。 55數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 圖 MAX 7000S／ E器件并聯(lián)擴(kuò)展項 56數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 (PIA) 通過在可編程連線陣列 (PlA)上布線，把各個 LAB相互連接而構(gòu)成所需的邏輯。此時， I／ 0引腳可用做專用輸入引腳。 所有 I／ O引腳都有一個三態(tài)緩沖器，它由全局輸出使能信號中的一個控制，或者把使能端直接連接到地(GND)或電源 (VCC)上。 53數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用圖 MAX 7000S／ E器件共享擴(kuò)展項 54數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 2)并聯(lián)擴(kuò)展項 并聯(lián)擴(kuò)展項是宏單元中沒有使用的乘積項，這些乘積項可以分配給相臨的宏單元，以實現(xiàn)高速的、復(fù)雜的邏輯功能。50數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 每一個可編程寄存器的時鐘可配置成三種不同方式： ① 全局時鐘 ：這種方式能實現(xiàn)從時鐘到輸出最快的性能。 46數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用圖 MAX 7000S／ E器件宏單元結(jié)構(gòu) 47數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 邏輯陣列 用來實現(xiàn)組合邏輯，它為每個宏單元提供五個乘積項。如圖，每 16個宏單元陣列組成一個 LAB，多個LAB通過可編程互連陣列 (PIA)連接在一起。 164208 管腳 RQFP 160 管腳 PQFP 100 管腳 PQFP 在設(shè)計中，使影響速度的關(guān)鍵部分工作在高速、全功率狀態(tài)，而其余部分工作在低速、小功耗狀態(tài)。它也可以集成多種可編程邏輯器件，其范圍從 PAL、 GAL、 22V10 一直到 MACH和pLSI器件。30數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用167。這些基于 EEPROM的器件組合傳輸延遲快至 ， 16位計數(shù)器頻率達(dá) 。這種器件具有節(jié)能模式，用戶可以將信號通路或整個器件定義為低功耗模式。 MAX 9000器件的集成度為 6000～ 12023可用門、 320～ 560個宏單元及多達(dá) 216個用戶 I／ O引腳。 22數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 5. FLEX 6000系列 FLEX 6000系列為大容量設(shè)計提供了一種低成本可編程的交織式門陣列。 、 FLEX l0KE器件支持實現(xiàn)高效雙端口 RAM，進(jìn)一步增強了FLEX 10K系列器件的性能。ACEX 1K18數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 3. FLEX l0K系列 FLEX 10K器件系列是第一款多達(dá) 25萬門的嵌入式 PLD，該系列包括 FLEX 10A、FLEX l0KB和 FLEX l0KE。11數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 Altera器件系列 Altera公司提供了三大類 10個系列的產(chǎn)品：l CPLD:多陣列 MAX 和 MAXII，包括 MAX 9000、 MAX 7000、MAX 5000、 MAX3000和 Classic系列；l 經(jīng)典 FPGA：FLEX 10K、 FLEX8000及 FLEX 6000系列； 先進(jìn)的可編程單元陣列 APEXII APEX 20K、 ACEX 1K系列。7數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用圖 用 Altera器件設(shè)計 l萬門邏輯所用的典型時間8數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 4. 高性能價格比 Altera公司不斷改進(jìn)產(chǎn)品的開發(fā)與制造工藝， 10多年積累的經(jīng)驗使其工藝技術(shù)及制造工藝非常先進(jìn)，因此能夠提供性能價格比合理的可編程邏輯器件。 綜綜 述述4數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用圖 Altera器件與 CMOS器件的關(guān)系 5數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用 2. 高密度邏輯集成 為縮小印制板的尺寸和成本，設(shè)計人員總是尋求盡可能高的集成度，試圖通過把更多的邏輯集成到更少的器件中來降低成本。 Altera器件密度從300門到 100萬門，能夠集成現(xiàn)有的各種邏輯器件，包括小規(guī)模及大規(guī)模標(biāo)準(zhǔn)邏輯器件、 PLD、 FPGA或 ASIC器件。為了推進(jìn)這種高集成度器件的應(yīng)用，進(jìn)一步縮短設(shè)計周期， Altera提供了兆功能模塊并支持 AMPP(Altera Megafunction Partners Program)功能。開發(fā)工具 : MAX+PLUS II Quartus II14數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用表 Altera器件性能對照表 15數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用圖 Altera CPLD結(jié)構(gòu)演變示意圖16數(shù)字系統(tǒng)設(shè)計與數(shù)字系統(tǒng)設(shè)計與 CPLD應(yīng)用應(yīng)用Altera全系列 CPLD的性能特點 1． APEX 20K系列
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