基于vhdl的串口rs232電路設(shè)計(存儲版)
【正文】 。if count=625 thenClock1=39。elseClock3=39。為提高接收的準(zhǔn)確性，減少誤碼率，每一位數(shù)據(jù)都用3倍頻的波特率對數(shù)據(jù)進行采樣（如圖3所示），然后對3次采樣結(jié)果進行判決：如果3次采樣中至少有2次為高電平，則接收這一位數(shù)據(jù)被判決為高電平，否者，為低電平。beginif en=39。039。end process。Q:out std_logic_vector(0 to 9)。beginValid=Enable and Hold。elsif (rising_edge(clk1)) thenQ(Num)=(N(0) and N(1)) or (N(1) and N(2)) or (N(0) and N(2))。process(clk3,clr)variable m:integer range 0 to 2 :=0。end if。end if。本文設(shè)計出的基于VHDL異步串行通信電路，在實驗室已經(jīng)與計算機串口RS232進行了通信實驗(注意：TTL和RS232邏輯電平的轉(zhuǎn)換)。5 結(jié)束語VHDL 語言設(shè)計的出現(xiàn)從根本上改變了以往數(shù)字電路的設(shè)計模式,使電路設(shè)計由硬件設(shè)計轉(zhuǎn)變?yōu)檐浖O(shè)計,這樣提高了設(shè)計的靈活性,降低了電路的復(fù)雜程度,修改起來也很方便。elsif falling_edge() thenHold=39。elsem:=m+1。end if。 Num:=0。039。use 。end if。 count:=0。end count625。其中clk為6MHz的時鐘；en控制波形的產(chǎn)生； Clock1為9600Hz的接收時鐘； Clock3為3倍頻的采樣時鐘。if (count=100 or count=300 or count=500 ) thenClock3=39。 thenNUll。下面是實現(xiàn)上述功能的VHDL源程序：library ieee。變量count 在進程中用來記錄發(fā)送的數(shù)據(jù)數(shù)目，當(dāng)數(shù)據(jù)幀發(fā)送完后，發(fā)送端就一直發(fā)送停止位(邏輯1)。elseserial=Send_data(count)。end 。對于6MHz時鐘，需要設(shè)計一個625進制的分頻器來產(chǎn)生9600波特率的時鐘信號。最常用的是1位，超過1位的停止位通常出現(xiàn)在這樣的場合：在處理下一個即將發(fā)送來的字符之前接收設(shè)備要求附加時間。數(shù)據(jù)位根據(jù)串行通信協(xié)議，允許傳輸?shù)淖址L度可以為7或8位。目前數(shù)字系統(tǒng)的設(shè)計可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求，自上至下地逐層完成相應(yīng)的描述﹑綜合﹑優(yōu)化﹑仿真與驗證，直到生成器件，
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