【正文】 ) N+1 (4) 2N7若接通電源后能自動產(chǎn)生周期性的矩形脈沖信號，則可選擇（3）。ABF F=A180。 電路如下圖所示，寫出電路的驅(qū)動方程、次態(tài)方程，作出狀態(tài)轉換圖，并說明電路的邏輯功能。該電路是由兩片同步十六進制計數(shù)器74163接成的八十三進制計數(shù)器， 165 + 3 = 83。 1已知邏輯函數(shù)Y1 和Y2的真值表如表1所示，試寫出Y1 和Y2的邏輯函數(shù)式。0 0 0 2試寫出圖（5）電路L的邏輯函數(shù)式，且說明電路的功能。 3試分析圖示電路為幾進制計數(shù)器，且畫出狀態(tài)轉換圖。在下圖中完成引腳接線示意圖。試用與非門電路設計一個控制兩臺水泵的邏輯電路，要求電路盡量簡單。 （2）用3—8譯碼器74138及門電路實現(xiàn)。用與非門實現(xiàn)。（3分）（4）畫邏輯圖：（3分）FC1ABB74LS153A1A0D0 D1 D2 D3YS 1試利用置數(shù)端將同步十進制計數(shù)器74LS160接成計數(shù)狀態(tài)為5174。且畫出狀態(tài)轉換圖。Y= BD+B′D′+CD求邏輯函數(shù)Y=AB′+A′C+BC+C′ D的最簡與非式；Y=（（AB′）′C′ D′ ）′ 求邏輯函數(shù)Y=(A′+BC)(B′+C)的最小項之和形式；Y = ∑m(0,1,3,7)求邏輯函數(shù)Y=∑m(0,1,3,4,5,6,7,9,13)的最簡與或式。可以附加必要的邏輯門電路。且畫出狀態(tài)轉換圖。解：（1）設3個開關用A、B、C表示：1代表開關動作，0代表開關沒有動作；用F代表電燈：1代表燈亮，0代表燈滅。該電路的輸入是8421BCD碼。Q3 Q2 Q1 Q0ET C EP 74LS160 LDCLK RD D3 D2 D1 D0 設計一個三人表決電路，結果按“少數(shù)服從多數(shù)”的原則決定。水面低于檢測元件時，檢測元件給出高電平；水面高于檢測元件時，檢測元件給出低電平。用555定時器構成多諧振蕩器的電路如下，根據(jù)輸入電壓波形畫出輸出電壓波形。（3）畫出函數(shù)L的真值表。2寫出如下電路的狀態(tài)方程和驅(qū)動方程，畫出狀態(tài)轉換圖。 1寫出如圖所示電路的輸出YY2的邏輯函數(shù)式。 寫出如下組合邏輯電路輸出的最簡與或式： F=AB+BC +AC1已知邏輯函數(shù)Si 和Ci的真值表如下表所示，試寫出Si和Ci的邏輯表達式。 74LS138為八選一數(shù)據(jù)選擇器，它的輸出函數(shù)式為：試寫出下圖所示電路的輸出函數(shù)式F的最簡與或式。(CD) 180。（1）18kHz （2）9kHz （3）6kHz （4）4kHz 7若某模擬輸入信號含有200Hz、600Hz、1KHz、3KHz等頻率的信號，則該ADC電路的采樣頻率應大于等于（4）。（1）一定輸出尖峰脈沖 （2） 有可能輸出尖峰脈沖（3）尖峰脈沖不可以控制 （4） 都不是 6某ADC電路的全量程為10V，為了獲得分辨率為10mV，則該電路的輸入數(shù)字量至少為（4）位。4下列所示觸發(fā)器中屬下降沿觸發(fā)的是（B）。（A）計數(shù)器；（B）右移移位寄存器；（C）左移移位寄存器。（a）0,（b）1,（c）高阻態(tài),（d）不定態(tài)3隨著計數(shù)脈沖的不斷輸入而作遞減計數(shù)的計數(shù)器是（b）。 D、寄存器。（D）是8421碼的偽碼。 B、二。2（25）10=（B）8421。 C. J=K=D D. J=K=D180。+B D． A+B1某移位寄存器的時鐘脈沖頻率為100KHZ，欲將存放在該寄存器中的數(shù)左移4位，完成該操作需要（B）時間。A. T′ 觸發(fā)器 B. T觸發(fā)器 C. D觸發(fā)器 D. JK觸發(fā)器對于CMOS的與非門，若其一個輸入端不用時，最好應該如何處理？（C）A. 接地 B. 懸空 C. 通過電阻接電源 D. 以上都可1當TTL與非門的輸入端懸空時相當于輸入為(B) 1在下列電路中,只有(C)屬于組合邏輯電路.A. 觸發(fā)器 B. 計數(shù)器 .1 數(shù)碼管的每個顯示線段是由(B)構成的. .1邏輯函數(shù)F=A⊕B和G=A⊙B滿足關系（A）。5一個時序電路，在時鐘作用下，狀態(tài)變化是000010011001101110010011001101110010011….，作為計數(shù)器，為_5_進制計數(shù)器,還有_2_個偏離狀態(tài)。5寫出函數(shù)F=A+(BC180。4一個雙輸入端的TTL與非門和一個雙輸入端的CMOS與非門，它們的輸入端均是一端接高電平，另一端通過一個10kW的電阻接地，則TTL與非門輸出為 低電平，CMOS與非門輸出為 高電平。3有一編碼器其輸入端是8個，則其輸出端為 3。2D觸發(fā)器的特性方程為Q*= D。1二進制數(shù)（+0000110）2的原碼為（00000110）、反碼為（00000110）、補碼為（00000110）。寫出右圖所示電路的輸出狀態(tài)。（）2對于或門、或非門電路不用的輸入端都可以通過一個電阻接地。（√）1移位寄存器必須是同步的時序邏輯電路。（√）1TTL反相器輸入端懸空時，輸入端相當于接高電平。（）編碼器的輸出端比輸入端多。（）n變量的全部最小項之和為0。（）1計數(shù)器和數(shù)值比較器同屬于時序邏輯電路。（√）2普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會損壞器件。（）單穩(wěn)態(tài)觸發(fā)器的分辨時間Td，由外加觸發(fā)脈沖決定。1n位二進制譯碼器有（2n）個輸出端。1邏輯代數(shù)中的三種基本運算是（與）、（或）、（非）。2三個D觸發(fā)器構成計數(shù)器，最多有效狀態(tài)為 8；若要成十進制計數(shù)器，則需要 4個觸發(fā)器，它的無效狀態(tài)有 6個。3（）10=（）2（小數(shù)點后面取4位有效數(shù)字）=（）163TS門輸出的三種狀態(tài)為 高電平、低電平、高阻態(tài)。4已知施密特觸發(fā)器的電壓傳輸特性曲線如圖（2）所示： 圖（2）則該施密特觸發(fā)器的UT+=6V、UT=2V、ΔUT=4V；是反相（同相還是反相）施密特觸發(fā)器。的反函數(shù)F180。A．01010101 使邏輯函數(shù)為0的