【正文】 ................43第五章 步進(jìn)電機(jī)細(xì)分驅(qū)動系統(tǒng)的軟件設(shè)計 ..................................44 系統(tǒng)軟件的實現(xiàn) ....................................................44 系統(tǒng)軟件總體設(shè)計 ..................................................46 控制部分 ..........................................................47 頻率產(chǎn)生模塊 ..................................................48 總輸出脈沖數(shù)控制模塊 ..........................................49 每秒輸出的脈沖個數(shù)寄存器更新模塊 ..............................51 脈沖發(fā)生電路軟件的設(shè)計 ............................................53 16bit 計數(shù)器模塊的設(shè)計 ........................................54 脈沖疊加模塊 ..................................................55 PWM 波形的產(chǎn)生 ....................................................56 積分分離式 PI 控制算法 .............................................57 本章小結(jié) ..........................................................58第六章 仿真結(jié)果和實驗結(jié)果及分析 ........................................59平頂山工學(xué)院畢業(yè)設(shè)計論文7 模塊仿真 ..........................................................59 頻率產(chǎn)生模塊 ..................................................59 脈沖管理模塊 ..................................................59 PWM 發(fā)生器模塊仿真 ............................................60 PI 調(diào)節(jié)模塊仿真 ..............................................61 本章小結(jié) ..........................................................61結(jié)論 ...................................................................63參考文獻(xiàn) ...............................................................64致謝 ...................................................................67平頂山工學(xué)院畢業(yè)設(shè)計論文8摘要步進(jìn)電機(jī)驅(qū)動系統(tǒng)具有開環(huán)控制精度高，成本低，控制簡單的優(yōu)點，應(yīng)用十分廣泛，但它也有低頻共振等缺點。本文還專門介紹了 SPARTANIII 芯片所提供的幾種元件的使用方法。 FPGA。保證步進(jìn)電機(jī)具有良好的工作特性是設(shè)計機(jī)電一體化產(chǎn)品及設(shè)備所必須考慮的問題之一。在極低頻率下作連續(xù)步進(jìn)運行，即每改變一次通電狀態(tài)，轉(zhuǎn)子轉(zhuǎn)過一個步距角?？梢酝ㄟ^控制脈沖個數(shù)來控制角位移量，從而達(dá)到準(zhǔn)確定位的目的；同時也可以通過控制脈沖頻率來控制電機(jī)轉(zhuǎn)動的速度和加速度，從而達(dá)到調(diào)速的目的。同時用一臺控制器控制幾臺步進(jìn)電動機(jī)可使它們完全同步運行。 IPM 模塊的較強的驅(qū)動能力，使該驅(qū)動器可以驅(qū)動小型電機(jī)。步進(jìn)電機(jī)可以簡單的定義為，根據(jù)輸入的脈沖信號，每改變一次勵磁狀態(tài)就前進(jìn)一定角度(或長度)，若不改變勵磁狀態(tài)則保持一定位置而靜止的電動機(jī)。/176。當(dāng) A端斷開正脈沖信號，并且電流從 B 端流入，O 端流出，磁極 2, 4, 6, 8 分別呈現(xiàn) S, N, S, N 極性，即定子磁場軸線沿順時針方向轉(zhuǎn)動 45 度,整步轉(zhuǎn)矩使轉(zhuǎn)子也順時針方向轉(zhuǎn)動 45 度，以保持定、轉(zhuǎn)子磁極間吸引力最大。電機(jī)轉(zhuǎn)矩是基于磁阻最小的原理產(chǎn)生的。此時，轉(zhuǎn)子齒的軸線將力求與 B 相磁極上定子齒的軸線對齊，以達(dá)到穩(wěn)定平衡位置。 混合式步進(jìn)電機(jī)混合式步進(jìn)電機(jī)也是大家熟知的同步感應(yīng)子電機(jī)，美國習(xí)慣于將這種電機(jī)稱為永磁步進(jìn)電機(jī)，一般當(dāng)作低速同步電機(jī)用，當(dāng)相繞組正常勵磁時也有步進(jìn)能力。 圖 22 混合步進(jìn)電機(jī)的結(jié)構(gòu)圖一般，對特定的四相步進(jìn)電機(jī)，定子繞組每相 q 個極與定子齒數(shù) Ns 和轉(zhuǎn)子齒數(shù)平頂山工學(xué)院畢業(yè)設(shè)計論文17Nr 的關(guān)系可得到 Ns=Nr+k 圖 23 混合步進(jìn)電機(jī)的剖視圖轉(zhuǎn)子齒之一與磁極 N1 的中心線對齊，同樣也與凸極 N5 對齊；此時凸極 S8 和 S7 的中心齒離轉(zhuǎn)子最近為半個轉(zhuǎn)子齒距。步進(jìn)電機(jī)驅(qū)動器通過外加控制脈沖，并按環(huán)形分配器決定的分配方式，控制步進(jìn)電動機(jī)各相繞組的導(dǎo)通或截止，從而使電動機(jī)產(chǎn)生步進(jìn)運動，步距角的大小有兩種，即整步和半步。隨著電流跟蹤型 PWM 控制技術(shù)的發(fā)展以及恒流斬波技術(shù)的成熟，使得以恒流斬波技術(shù)為基礎(chǔ)來控制繞組電流成階梯狀的細(xì)分驅(qū)動技術(shù)得到了廣泛的應(yīng)用，從而使得電動機(jī)的每轉(zhuǎn)步數(shù)不受電機(jī)本體結(jié)構(gòu)的限制。它提高了步進(jìn)電機(jī)的高頻響應(yīng)、減少了電動機(jī)的共振，也帶來了損耗大、效率低的缺點。要想得到更小的步距角，目前只能采用細(xì)分驅(qū)動技術(shù)。對反饋電流的測量，一律使用霍爾傳感器。沒有統(tǒng)一的接口標(biāo)準(zhǔn)，進(jìn)一步降低通用性。 步進(jìn)電機(jī)的驅(qū)動是靠給步進(jìn)電機(jī)的各相勵磁繞組輪流通以電流，實現(xiàn)步進(jìn)電機(jī)內(nèi)部磁場合成方向的變化來使步進(jìn)電機(jī)轉(zhuǎn)動的。?mb以反應(yīng)式步進(jìn)電機(jī)來說，最多只能實現(xiàn)二細(xì)分，對于相數(shù)較多的步進(jìn)電機(jī)可達(dá)到的細(xì)分?jǐn)?shù)要大一些，但很有限。在結(jié)構(gòu)上，它相當(dāng)于一種多極對數(shù)的交流永磁同步電機(jī)。其最大特征是容易精確地控制機(jī)械位置。 目前可以實現(xiàn)的方法及比較要實現(xiàn)上述的脈沖信號發(fā)生器，有多種實現(xiàn)方法可供選擇，具體如下：(1)模擬電路的方法用模擬電路實現(xiàn)的方法見下圖。而且，編制這樣的匯編程序也不是一般的操作人員所能完成，如果要改變輸出脈沖，程序就得重新寫，顯得較為煩瑣。本研究課題的目標(biāo)是以 VHDL 為設(shè)計手段，以 FPGA 為目標(biāo)載體，設(shè)計和實現(xiàn)一個可產(chǎn)生符合步進(jìn)電機(jī)測試用途的脈沖信號發(fā)生器的專用數(shù)字集成電路系統(tǒng)。并根據(jù)系統(tǒng)要求，設(shè)計一套簡單、可靠的保護(hù)電路的設(shè)計；6，進(jìn)行大量的軟件仿真調(diào)試，并對結(jié)果進(jìn)行分析。根據(jù)總體方案設(shè)計基于 FPGA 的正弦波可變細(xì)分步進(jìn)電機(jī)驅(qū)動器的硬件部分以及編寫適合在此硬件系統(tǒng)處于控制地位的 FPGA 芯片的 VHDL 程序。此后，出現(xiàn)了結(jié)構(gòu)上稍復(fù)雜些的可編程芯片，即可編程邏輯器件(Programmable Logic Device，PLD ) ,其代表有:可編程陣列邏輯（Programmable Array Logic，PAL),可編程邏輯陣列(Programmable Logic Array, PLA )、通用陣列邏輯(Generic Array Logic, GAL)等，它們可以實現(xiàn)速度特性較好的邏輯功能，但由于其簡單的結(jié)構(gòu)，使得它們也只能實現(xiàn)規(guī)模較小的電路。其結(jié)構(gòu)原理如圖所示，LAB LAB LAB PIALAB LABLABLABLABLABLABLABLABLABLABLABLABLAB圖 32 CPLD 的 I/O 接口結(jié)構(gòu)圖CPLD 結(jié)構(gòu)中包含有五個主要部分：邏輯陣列塊（LAB） ，宏單元，擴(kuò)展乘積項，可編程連線陣列（PIA） ，I/O 控制塊。FPGA 的結(jié)構(gòu)一般分為三部分：可編程邏輯模塊、可編程 110 模塊和可編程內(nèi)部互連區(qū) IRO FPGA 的結(jié)構(gòu)與門陣列PLD 不同，其內(nèi)部由許多獨立的可編程的邏輯單元(LE, Logic Element)組成，LE 是FPGA 芯片實現(xiàn)邏輯的最基本結(jié)構(gòu)，LE 之間可以靈活地相互連接。FPGA 基本結(jié)構(gòu)形式，它由三種可編程單元和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器組成。例如，SPARTAN III 就集成了 18*18 的硬件乘法器和塊狀 RAM，并提供向 FFT, FIR 等實用的 IP 核用戶可以直接利用這些預(yù)定義的、經(jīng)過測試和驗證的 IP 核資源來有效地完成復(fù)雜的片上系統(tǒng)設(shè)計。 現(xiàn)場集成的編程方式在現(xiàn)場可編程集成電路的應(yīng)用設(shè)計中，針對具體目標(biāo)器件，需要不同的編程方式來實現(xiàn)目標(biāo)數(shù)字系統(tǒng)的下載。3，一次性編程技術(shù)。程序的設(shè)計者也幾乎只需要以一維的思維模式就可以編程和工作了。在VHDL 的設(shè)計過程中，洞悉 VHDL 程序描述背后的硬件工作行為和硬件結(jié)構(gòu)方式對于硬件測試、硬件仿真、硬件排錯非常重要，才能完成高質(zhì)量的 VHDL 設(shè)計。實體說明主要描述實體輸入和輸出，也可以描述參數(shù)化的數(shù)值。在電子產(chǎn)業(yè)，設(shè)計人員都回應(yīng)用 VHDL 語言設(shè)計，這樣可以很大的提高他們的工作效率。同一個程序，能在這種器件上實現(xiàn)并不一定代表就能在別的器件上也能實現(xiàn)。 VHDL 語言的組成以及編程的基礎(chǔ)VHDL 基本語句主要包括以下幾種：1，賦值語句2，IF 語句3，CASE 語句4，LOOP 語句5，NEXT 語句平頂山工學(xué)院畢業(yè)設(shè)計論文356，EXIT 語句7，WAIT 語句8，子程序調(diào)用語句VHDL 并行語句包括以下幾種：1，并行信號賦值語句2，塊語句3，并行過程調(diào)用語句4，元件例化語句5，生成語句 本章小結(jié) 本章主要介紹了 EDA 的發(fā)展歷程和可編程器件的組成，同時更加詳細(xì)的介紹了FPGA 的結(jié)構(gòu)和組成原理，也簡要的說明了 FPGA 可編程器件的應(yīng)用。推動級的作用是將較小的信號加以放大，變成足以推動驅(qū)動級輸入的較大信號。例如上位機(jī)每給一個步進(jìn)脈沖，A，B，C 繞組的電流沿正弦階梯波前進(jìn)一步，電機(jī)轉(zhuǎn)動一個步距角；上位機(jī)不給脈沖，則 A，B，C 繞組電流保持不變，電機(jī)停止并穩(wěn)定在某一位置。為了增加控制的靈活性，F(xiàn)PGA 必須采用兩種以上的配置方式，分別是從 PC 機(jī)進(jìn)行配置，從驅(qū)動器上的配置芯片進(jìn)行配置。根據(jù)前面的討論，電機(jī) A，B， C 繞組的電流是階段性的正弦階梯波電流，通過改變給定電流的每一次變化的階梯數(shù)就可以實現(xiàn)可變細(xì)分功能。這一級既要將來自環(huán)形分配器的信號放大到足以驅(qū)動推動級，又要對信號進(jìn)行一些處理以產(chǎn)生如斬波、抑制等特殊功能信號，從而產(chǎn)生特殊功能的驅(qū)動。還有些寫法純粹是只能用來仿真，而不能綜合。所以，不能用編寫軟件的思維去編寫 VHDL 語言。 VHDL 編程中的問題VHDL 語言是一種全方位的硬件描述性的語言，包括系統(tǒng)行為級，寄存器傳輸級，邏輯門級等多個設(shè)計層次，支持結(jié)構(gòu)和數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL 覆蓋了其它語言的功能。程序包是使其中的一種類型，原件，函數(shù)和其它說明對設(shè)計單元可見的類型，原件和子程序，而包體則用來存放說明中的程序和函數(shù)。因此，VHDL 具有描述由相關(guān)和不相關(guān)的多維時空組合的復(fù)合體系統(tǒng)的功能。在進(jìn)行 VHDL 設(shè)計時，應(yīng)注意 VHDL 作為一種硬件描述語言，不像別的計算機(jī)語言，是根據(jù) CPU 的工作方式，以排隊式指令的形式來對特定的時間和信息進(jìn)行控制和接收，在 CPU 工作的任一時間段內(nèi)只能完成一種操作。具備 ISR 功能的器件也可直接在目標(biāo)系統(tǒng)中或印制電路板上通過數(shù)據(jù)下載電纜配置和重新配置，無需專門的編程器。③為了適應(yīng)全球環(huán)保潮流，向低壓、低功耗的綠色元件方向發(fā)展。這樣，每輸入一個信號進(jìn)行邏輯運算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。FPGA 是一種可由用戶根據(jù)所設(shè)計的數(shù)字系統(tǒng)的要求，在現(xiàn)場由自己配置、定義的高密度專用數(shù)字集成電路。 現(xiàn)場可編程門陣列 FPGA 結(jié)構(gòu)現(xiàn)場可編程門陣列 FPGA 器件最早是由 Xilinx 公司于 1985 年首家推出的。CPLD 即可編程邏輯器件，至少應(yīng)包含三種結(jié)構(gòu)：可編程邏輯宏單元，可編程 I/O 單元，可編程內(nèi)部連線。早期的可編程邏輯器件只有可編程只讀存儲器（Programmable ReadOnly Memory, PROM )、紫外線可擦除只讀存儲器 (Erasable Programmable ReadOnly Memory ,EPROM)和電可擦除存儲器（ Electrically Erasable Programmable ReadOnly Memory ,EEPROM)三種。7，該驅(qū)動器必須能夠消除步進(jìn)電機(jī)的低頻振蕩現(xiàn)象。明確以細(xì)分驅(qū)動為基本思想控制繞組電流按給定理想電流波形變化的可行性；4，以 FPGA 為核心控制器件，應(yīng)用 ISE 綜合性集成設(shè)計平臺，在 FPGA 芯片中編程實現(xiàn)步進(jìn)電機(jī)控制器和驅(qū)動器的各個模塊，使驅(qū)動和控制部分集成在 FPGA 中實現(xiàn)；5，選擇硬件電路所需的合適器件，搭建硬件電路。 ⑤ 現(xiàn)場可調(diào)。 這種方法所的優(yōu)點是：輸出脈沖的穩(wěn)定度很高。測試一個步進(jìn)電機(jī)是否能完全同輸入脈沖同步，就需要一個能精確設(shè)定脈沖速率和脈沖總數(shù)的脈沖發(fā)生器。最佳的