【正文】 (en=39。 a50 =NOT a5。程序9 反相電路模塊的VHDL程序LIBRARY IEEE。ARCHITECTURE invert_model_arch OF invert_model ISBEGIN c1= NOT setup。 wr,rd:IN std_logic。 SIGNAL b:std_logic_vector(1 DOWNTO 0)。e4=d14。e4=d34。)THEN 寫信號有效，寫入密碼存儲 IF(b=00)THEN d11=b1。 IF(b=01)THEN d21=b1。 IF(b=10)THEN d31=b1。 ELSE d41=b1。 END IF。程序11 編碼模塊的VHDL程序LIBRARY IEEE。) THEN 對數(shù)字“0”的編碼 b1=39。 data_in=39。b3=39。) THEN ——對數(shù)字“2”的編碼 b1=39。 data_in=39。b3=39。) THEN ——對數(shù)字“4”的編碼 b1=39。 data_in=39。b3=39。) THEN ——對數(shù)字“6”的編碼 b1=39。 data_in=39。b3=39。) THEN ——對數(shù)字“8”的編碼 b1=39。 data_in=39。b3=39。b2=39。 END IF。 END parator_model。程序13 計數(shù)器選擇模塊的VHDL程序LIBRARY IEEE。 END counter_model。 ELSIF (p39。 END IF。 a,b,c,d,e,f,g:OUT std_logic)。 CASE b IS WHEN 0000=data_tmp=0111111。 WHEN 1000=data_tmp=1111111。d=data_tmp(3)。 q:OUT std_logic)。USE 。 q:OUT std_logic)。END indicator_model_arch。 clk_div2:IN std_logic。BEGIN PROCESS BEGIN WAIT UNTIL clk_div239。039。139。 ) THEN current_state = QB。039。 ELSIF (c33 =39。 ELSIF (data_in =39。039。 WHEN QD= en = 39。 reset =39。 current_state = QA。 ) THEN。039。139。 END IF。139。139。 s_lr =39。039。 準備就緒狀態(tài) IF (c33 =39。139。039。ARCHITECTURE control_model_arch OF control_model IS TYPE state IS(QA,QB,QC,QD,QE,QF,QG)。 dep:IN std_logic。 alert=tmp2 AND clk_div1。END indicator_model。END rtl。USE 。 b=data_tmp(1)。 WHEN 0110=data_tmp=1111101。b2amp。USE 。 ELSE count=count+1。 full=39。 s0,s1:OUT std_logic。 END PROCESS。 e1,e2,e3,e4:IN std_logic。 data_in=39。 ELSE ——無數(shù)字輸入時 b1=39。b2=39。b4=39。 ELSIF (a81=39。b2=39。b4=39。 ELSIF (a61=39。b2=39。b4=39。 ELSIF (a41=39。b2=39。b4=39。 ELSIF (a21=39。b2=39。b4=39。ARCHITECTURE encoder_model_arch OF encoder_model ISBEGIN PROCESS (a01,a11,a21,a31,a41,a51,a61,a71,a81,a91) BEGIN IF (a01=39。 END PROCESS。e3=d43。e3=d33。e3=d23。e3=d13。 ELSIF(wr=39。e2=d32。e2=d12。 SIGNAL d31,d32,d33,d34:std_logic。USE 。 c1,c2,c3,c5:OUT std_logic)。 END PROCESS。 a30 =NOT a3。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90:OUT std_logic)。 U15:key_sync PORT MAP(a90,clk,a91)。 U7:key_sync PORT MAP(a10,clk,a11)。 key_out:OUT std_logic)。ENTITY keysync_model IS PORT (c1,c2,c3,c4,c5:IN std_logic。BEGIN 元件連接說明； tmp2=key_in NAND tmp1。ENTITY key_sync IS PORT ( key_in:IN std_logic。ARCHITECTURE dff_art OF df IS BEGIN PROCESS (clk) IS BEGIN IF (clk’EVENT AND clk=’1’)THEN 上升沿觸發(fā)； q=d。 clk_div1=tmp3。 COMPONENT clk_div200 PORT (clk:IN std_logic。USE 。 COMPONENT clk_div20 PORT (clk:IN std_logic。程序3 200分頻電路的VHDL程序LIBRARY IEEE。)。END clk_div20。 clk_div = clk_tmp。) THEN 上升沿觸發(fā)； IF ( count =100 )THEN 當(dāng)count記過五個時鐘周期時，clk_tmp反相； count = (OTHERS = 39。ENTITY clk_div10 IS port(clk:IN std_logic。\\\\\\\\\。當(dāng)上述工作都做完后去把設(shè)計拿到實驗室進行硬件下載，在下載過程中并不是一帆風(fēng)順的，出現(xiàn)的問題及解決方法如下：首先是按設(shè)計接好電路，實驗箱通電后，發(fā)現(xiàn)設(shè)計無法下載到試驗箱上的FPGA芯片上。5 展望目前電子鎖產(chǎn)品標準，安防產(chǎn)品國際標準化認證有：ISO、CE、UL、FCC等，但國內(nèi)尚未頒布電子鎖的產(chǎn)品標準。3 密碼鎖開啟結(jié)束后將進入到下一次開啟等待狀態(tài)。密碼鎖同時進入到報警返回狀態(tài)QF，這時，START鍵和SETUP按鍵是不起作用的。 圖42數(shù)字密碼輸入正確時的時序仿真圖用戶通過A0－A9按鍵輸入第一個數(shù)字密碼后，編碼器會向控制器發(fā)出DATA _IN信號，此時控制器模塊會向計數(shù)器選擇模塊發(fā)出時鐘信號CNP和向密碼存儲模塊發(fā)出RD信號，目的是選出對應(yīng)的預(yù)置密碼與輸入的密碼進行比較。當(dāng)3個新密碼輸入完畢后，計數(shù)器會向控制器發(fā)出FULL信號，此時控制器將又返回建立等待狀態(tài)。它在密碼器系統(tǒng)中占有重要的地位，控制器采用有限狀態(tài)機進行設(shè)計，有限狀態(tài)機克服了純硬件數(shù)字系統(tǒng)中順序方式控制不靈活的缺點[11]。程序代碼參考附錄一中的程序11。這里，數(shù)碼管顯示譯碼模塊的輸入是編碼器的B1—B4這4位輸出，輸出是用來驅(qū)動數(shù)碼管的驅(qū)動信號，它們是高電平有效的信號，因此采用共陰極LED顯示器。圖319 比較模塊的時序仿真圖 計數(shù)器選擇模塊在密碼器中，計數(shù)器選擇模塊的功能是用來給出密碼預(yù)置輸出模塊中的地址選擇信號s0和s1，它的控制信號RESET和時鐘信號CNP是由控制器模塊來提供的；另外還有一個輸出信號FULL，它表示3個密碼數(shù)字已經(jīng)輸入完畢，控制器已經(jīng)可以進入到啟動狀態(tài)。圖316 編碼模塊的頂層原理圖圖317是編碼模塊的時序仿真圖，從圖中可以看出：當(dāng)輸入0、2三個數(shù)字時，編碼器對其進行了編碼，并且每有一個數(shù)字輸入，data_in都會向控制器發(fā)出一個高電平的信號。模為三的計數(shù)器模塊電路控制信號RESET和時鐘信號CNP是由控制器模塊來提供的。圖311 使能電路的時序仿真圖在數(shù)字密碼鎖的設(shè)計中，反相電路模塊的主要功能是用來對輸入的SETUP、ISETUP、START和DIP的按鍵輸入信號進行反相操作，從而滿足消抖同步模塊對輸入信號的電平要求。同步消抖模塊的頂層原理圖如圖38所示。amp。從圖中可以看出，clk輸入10個頻率合成一個clk_div信號，符合10分頻功能的要求。通常數(shù)字電路中的分頻操作是采用計數(shù)來進行。分別為以下十一個模塊：分頻、同步消抖、使能電路、反相電路、密碼存儲、編碼、比較、計數(shù)選擇、數(shù)碼管譯碼、指示電路、控制器等模塊組成。選擇VHDL語言進行編程現(xiàn)實各模塊的功能和頂層的設(shè)計。 基于FPGA實現(xiàn)的設(shè)計方案下面參照上述分立元件實現(xiàn)和單片機技術(shù)實現(xiàn)方案中的操作過程、實現(xiàn)思路、對應(yīng)的模塊設(shè)置和電源實現(xiàn)等，結(jié)合已有CPLD應(yīng)用實踐經(jīng)驗,借鑒基于單片機實現(xiàn)技術(shù)中的主控流程和密碼修改流程，并根據(jù)本次畢業(yè)設(shè)計任務(wù)要求確定本次設(shè)計的實現(xiàn)方案如圖25所示。本設(shè)計采用Altera公司的Quartus II 。表31 各輸入輸出信號說明信號說明信號說明i_setup報警復(fù)位open開鎖setup復(fù)位clk時鐘脈沖start啟動密碼輸入A0A9十進制密碼輸入dip啟動密碼修改AG七段譯碼器LED_R、LED_G紅、綠指示燈ALERT報警揚聲器 功能模塊的劃分 在本次設(shè)計中將系統(tǒng)分成七個模塊來分別設(shè)計仿真。這兩個時鐘信號都是由外部時鐘信號CLK經(jīng)過分頻產(chǎn)生的[5]。 圖33 10分頻電路的頂層原理圖 經(jīng)過Quartus II仿真后，10分頻電路的時序仿真圖如圖34 所示。tmp4 amp。消抖同步模塊需要對輸入的數(shù)字密碼A0－ADIP、START、OPEN、SETUP和ISETUP共15個按鍵信號進行消抖同步。程序代碼參考附錄一中的程序4。密碼存儲模塊的地址選擇信號由計數(shù)器模塊電路來進行選擇。在密碼器中，編碼模塊的頂層原理圖如圖316所示。程序代碼參考附錄一中的程序8。為了使七段數(shù)碼管能夠顯示出所要表示的數(shù)值，需要采用譯碼器將所要表示的數(shù)值譯碼成數(shù)碼管所需要的驅(qū)動信號。下面首先給出RS觸