eda課程設(shè)計(jì)--數(shù)字秒表設(shè)計(jì)(存儲(chǔ)版)
【正文】 計(jì)數(shù)器，就可實(shí)現(xiàn)設(shè)計(jì)要求的計(jì)數(shù)到1h。實(shí)際的時(shí)鐘脈沖信號(hào)不一定是我們的100Hz。經(jīng)過(guò)老師的指導(dǎo)，發(fā)現(xiàn)端口的連接線有問(wèn)題。 end if。 else ter=ter+1。entity clkgen is port(clk: in std_logic。end if。end if。 elsif clk39。 ena: in std_logic。cq=cqi。 end if。event and clk=39。 cq: out integer range 0 to 15。 2）編譯各個(gè)模塊，連接各模塊，最終實(shí)現(xiàn)一小時(shí)的秒表計(jì)數(shù)功能。1)綜合應(yīng)用設(shè)計(jì)二、儀器和設(shè)備，1臺(tái)三、設(shè)計(jì)過(guò)程 1）用MaxplusⅡ軟件編程實(shí)現(xiàn)六進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器、分頻器（3MHz——100MHz）模塊。 ena: in std_logic。 elsif clk39。 end if。end process。 clr: in std_logic。then cqi=0000。139。039。use 。 then if ter=29999 then ter=0。039。連接模塊的原理圖后，編譯出現(xiàn)錯(cuò)誤。四、設(shè)計(jì)結(jié)果與分析思路問(wèn)題以及測(cè)試結(jié)果失敗分析設(shè)計(jì)的過(guò)程中沒(méi)有注意到分頻器模塊的設(shè)計(jì)，沒(méi)有考慮到實(shí)際的時(shí)鐘脈沖信號(hào)的頻率問(wèn)題。程序簡(jiǎn)要說(shuō)明十進(jìn)制計(jì)數(shù)器：每有一個(gè)時(shí)鐘信號(hào)，計(jì)數(shù)1，依次增加，當(dāng)計(jì)數(shù)到第十個(gè)脈沖時(shí)，輸出進(jìn)位為1。所以編譯出現(xiàn)錯(cuò)誤。 在實(shí)際的設(shè)計(jì)過(guò)程中
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