芯片功耗與摩爾定律的終結(jié)(存儲版)
【正文】 散熱裝置 ?可靠性 ?芯片功耗與摩爾定律的終結(jié) ?與芯片功耗相關的研究熱點 11/23/2020 EDA Lab., Tsinghua University 3 計算機科學發(fā)展與摩爾定律 ? 目前計算機科學發(fā)展的動力，一部分來自計算機理論的發(fā)展，但主要來自集成電路芯片性能的大幅提高。 ? 動態(tài)功耗由三部分組成： A、電路邏輯操作所引起的狀態(tài)改變所需功耗； B、 P管與 N管閾值電壓重疊所產(chǎn)生的導通電流所需功耗； C、不同路徑的時間延遲不同所產(chǎn)生的競爭冒險所需功耗。 ? 在 *1010S的工作周期內(nèi) ,吸 91A 電流，則充電速度最小為 *1011A/S，要求 P/G網(wǎng)必須占有足夠大的布線面積。已有人提出了半導體制冷 +液態(tài)制冷的復合散熱技術。 ? 高功耗產(chǎn)生高溫度，提高了封裝成本，對摩爾定律的成本按比例減低方面，產(chǎn)生終結(jié)效應。 ?高導熱封裝材料及先進的封裝技術。 ? 基于 “ 漏電流靜態(tài)功耗的估計與優(yōu)化 ” ，已申請到博士后基金，但申請國家自然科學基金面上項目被拒。其中包括 2篇 SCI文章（ 《 中國科學 》 與 《 TCAD》 ）， 18篇 EI文章、 2篇 ACM文章。 ?電源線 /地線網(wǎng)絡的設計與優(yōu)化。同時漏電流增加，還會導致 P/G網(wǎng)的失效。 ? 多 PAD的 P/G網(wǎng)對封裝技術提出更高的要求。 ? 靜態(tài)功耗優(yōu)化： A、多閾值多電壓布放； B、虛擬供電網(wǎng)絡； C、最小漏電流輸入向量； D、浮動襯底電壓； E、絕緣襯底（ SOI）。 Architecture 486 386 286 8086 11/23/2020 EDA Lab., Tsinghua University 5 Transistor Integration Capacity Shekhar Borkar, Circuit Research, Intel Labs 11/23/2020 EDA Lab., Tsinghua University 6 報告內(nèi)容 ?計算機科學發(fā)展與摩爾定律 ?集成電路功耗的組成與提高趨勢 ?高功耗對集成電路性能與可靠性的影響 ?供電系統(tǒng)（ P/G） ?封裝與散熱裝置 ?可靠性 ?芯片功耗與摩爾定律的終結(jié) ?與芯片功耗相關的研究熱點 11/23/2020 EDA Lab., Tsinghua Univer
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