vhdl微波爐控制器課程設(shè)計(jì)--數(shù)字微波爐控制器(存儲(chǔ)版)
【正文】 TA_OUT[11..8]， DATAOUT[15..12]分別表示秒個(gè)位、秒十位、分個(gè)位、分十位。 END IF。 IF(TIME1(7 DOWNTO 4)=0000)THEN TIME1(7 DOWNTO 4)=0101。 END CASE。 BEGIN LOAD=LOAD_LED OR LOAD_DONE OR LOAD_SET。 END IF。 在減法計(jì)數(shù)定時(shí)狀態(tài)，如果輸出 DONE 指示烹調(diào)信息完成，則下一狀態(tài)為顯示 信息完成狀態(tài)，顯示烹調(diào)完成信息，否則，下一狀態(tài)還是減法計(jì)數(shù)定時(shí)狀態(tài)， COOK 高電平有效，用程序代碼實(shí)現(xiàn)如下： WHEN COUNTER= IF DONE=39。 LOAD_SET=39。 在初始狀態(tài)，如果按下“ TEST”鍵，下一狀態(tài)即為顯示測(cè)試狀態(tài) ，如果按下 “ SETUP”鍵，下一狀態(tài)即為時(shí)間設(shè)置狀態(tài)，如果按下“ START”鍵，即烹調(diào)開始進(jìn)行時(shí)， 此時(shí)下一狀態(tài)為減法計(jì)數(shù)定時(shí)狀態(tài)，該過程用程序代碼實(shí)現(xiàn)如下： WHEN DEFAULT= IF TEST=39。 時(shí)間設(shè)置狀態(tài)： WHEN SETTING=LOAD_SET=39。 LOAD_SET=39。EVENT AND CLK=39。其中，狀態(tài)控制轉(zhuǎn)換子模塊，其功能是控制微波爐工作過程中的狀態(tài)轉(zhuǎn)換，并發(fā)出相關(guān)控制信號(hào)。它通過輸入模塊提供的按鍵輸入實(shí)現(xiàn)數(shù)據(jù)信息裝載處理，并將處理結(jié)果通過顯示模塊顯示出來。在復(fù)位狀態(tài)下，按 TEST 鍵在 4 個(gè)數(shù)碼管上會(huì)顯示“ 8888”的信息，它可以測(cè)試 LCD 工作是否正常。 COOK是烹調(diào)進(jìn)行信號(hào)，外接用于控制烹調(diào)的繼電器開關(guān)，高電平時(shí)表明烹調(diào)已經(jīng)開始或正在進(jìn)行，低電平表示烹調(diào)結(jié)束或沒有進(jìn)行。 TEST 為測(cè)試信號(hào)，高電平有效，用于測(cè)試 4 個(gè)七段數(shù)碼二極管工作是否正常。 ALTIUM DESIGNER簡(jiǎn)介 Altium Designer 是原 Protel軟件開發(fā)商 Altium公司推出的一體化的電子產(chǎn)品開發(fā)系統(tǒng)，主要運(yùn)行在 Windows XP操作系統(tǒng)。 (3)VHDL 語(yǔ)言具有很強(qiáng)的移植能力 VHDL 語(yǔ)言很強(qiáng)的移植能力主 要體現(xiàn)在：對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言 描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上，從一個(gè)綜合器移植到另一個(gè)綜合器上，或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。 歸納起來， VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)： (1)VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu) , 只需采用簡(jiǎn)單明確的 VHDL 語(yǔ)言程序就可以 述十分復(fù)雜的硬件電路。 VHDL 語(yǔ)言概述 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。它省時(shí)、省電、方便 和衛(wèi)生。本文采用先進(jìn)的 EDA 技術(shù)，利用 ALTIUM DESIGNER 工作平臺(tái)和 VHDL 設(shè)計(jì)語(yǔ)言，設(shè)計(jì)了一種新型的微波爐控制器系統(tǒng)。一個(gè)出廠后的成品 FPGA 的邏輯塊和連 接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言 形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī) 高級(jí)語(yǔ)言。 VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支 持自底向上的設(shè)計(jì)方法；既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。當(dāng)硬件電路的設(shè)計(jì)描述完成以后， VHDL 語(yǔ)言允許采用多種不同的器 件結(jié)構(gòu)來實(shí)現(xiàn)。該平臺(tái)拓寬了板級(jí)設(shè)計(jì)的傳統(tǒng)界面，全面集成了 FPGA設(shè)計(jì)功能和 SOPC設(shè)計(jì)實(shí)現(xiàn)功能，從而允許工程設(shè)計(jì)人員能將系統(tǒng)設(shè)計(jì)中的 FPGA 與 PCB 設(shè)計(jì)及嵌入式設(shè)計(jì)集成在一起。 RESET 為復(fù)位信號(hào)，高電平有效，用于芯片的復(fù)位功能。在工作是首先按時(shí)間設(shè)置鍵設(shè)置烹調(diào)時(shí)間，此時(shí)系統(tǒng)輸入 DATA1的數(shù)據(jù)作為烹調(diào)所需的時(shí)間，然后系統(tǒng)自動(dòng)回到復(fù)位狀態(tài)，同時(shí) 4個(gè)七段數(shù)碼管顯示時(shí)間信息。控制部分是本系統(tǒng)的核心，它接收用戶的輸入，完成相應(yīng)的控制邏輯功能，并將當(dāng)前的工作狀態(tài)等信息送到顯示部分。其中，用 LCD作為時(shí)間、狀態(tài)顯示，用發(fā)光二極管作為火力大小顯示。音效控制子模塊，其功能是控制微波爐工作時(shí)的音效提示，這里直接外接一個(gè)蜂鳴器實(shí)現(xiàn)該功能。 END IF。039。039。 LOAD_LED=39。139。 LOAD_DONE=39。由于裝入測(cè)試的數(shù)據(jù)可以用 4個(gè) 8作為顯示測(cè)試信息數(shù)據(jù)，經(jīng)過八個(gè)譯碼器譯碼后顯示測(cè)試信息編碼。 LOAD_SET。 由所學(xué)知識(shí)可知，計(jì)數(shù)的功能是累計(jì)輸入脈沖的個(gè)數(shù)，實(shí)現(xiàn)計(jì)數(shù)功能的數(shù)字電路即計(jì)數(shù)器，被計(jì)數(shù)的脈沖可以是周期性脈沖，也可以是非周期性脈沖，通常加在計(jì)數(shù)器的時(shí)鐘脈沖輸入端，作為計(jì)數(shù)器的時(shí)鐘脈沖。 ELSE TIME1(15 DOWNTO 12)=TIME1(15 DOWNTO 12)1。 END IF。 控制器根據(jù)輸入信號(hào)和自身當(dāng)時(shí)所處的狀態(tài)完成狀態(tài)的轉(zhuǎn)換和輸出相應(yīng)的控制信號(hào)。 烹飪計(jì)時(shí)器的仿真 完成計(jì)時(shí)器子模塊 VHDL 源程序文件輸入后，保存文件，對(duì)文件進(jìn)行編譯，編寫測(cè)試平臺(tái)文件進(jìn)行仿真： 其
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