【正文】 譯碼模塊 控制模塊 分頻模塊 量程切換模塊 被測信號 鎖存 清零 使能 基準(zhǔn)信號 14 (2) 帶時鐘使能十進(jìn)制計(jì)數(shù)器 JSH10 程序如下： 測頻控制信號發(fā)生 （ 1） 測頻控制信號發(fā)生器波形仿真圖： 15 （ 2） 測頻控制信號發(fā)生器 ZPKZH 程序如下： 32 位鎖存器 32 位鎖存器 SCQ32B 程序如下： 16 顯示譯碼管 LED 7 （ 1） 7 段顯示譯碼器的波形仿真圖如下： （ 2） 7 段顯示譯碼器 LED 7 程序如下： 17 頂層文件的編寫 在以上四個器件正確設(shè)計(jì)的基礎(chǔ)上，再按設(shè)計(jì)原理圖的要求將這四種器件共十幾塊芯片連接起來，形成頂層文件常用的方法是將頂層文件編成電路圖的形式，進(jìn)行綜合仿真。使用 Max+PlusⅡ設(shè)計(jì) CPLD 器件的流程如圖 1 所示。 CPLD 的高可靠性還表現(xiàn)在幾乎可將真?zhèn)€系統(tǒng)下載與同一芯片中，實(shí)現(xiàn)所謂的片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。使電路系統(tǒng)體積大大減小，可靠性得到提高。由于它具有 功耗 低、體積小、集成度高、速度快、 開發(fā) 周期短、費(fèi)用低、用戶可定義 功能 及可重復(fù)編程和擦寫等許多優(yōu)點(diǎn)， 應(yīng)用 領(lǐng)域不斷擴(kuò)大，越來越多的 電子系統(tǒng)開始采用可編程邏輯器件來實(shí)現(xiàn)數(shù)字信號處理，從而使通用 DSP 芯片難于完成的一些時序組合邏輯和某些簡單的大運(yùn)算量的數(shù)學(xué)計(jì)算得以實(shí)現(xiàn)?？删幊唐骷淖畲筇攸c(diǎn)是可通過軟件編程對其器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時進(jìn)行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級。此延遲信號及復(fù)位信號均由閘門控制電路產(chǎn)生并采用原理圖輸入 。本課題主要通過單片機(jī)的一個最小系統(tǒng)和 CPLD 器件相結(jié)合的研究。 畢業(yè)設(shè)計(jì)（論文） 預(yù)期目標(biāo)： 根據(jù)設(shè)計(jì)題目和開題報(bào)告查閱搜集相關(guān)資料并做 好電路板并編寫好程序，下載調(diào)試好，得到所需要的的結(jié)果。 3． 無論底層還是頂層文件均用 VIIDL 語言編寫，避免了用電路圖形式設(shè)計(jì)時所引起的毛刺現(xiàn)象。既定的系統(tǒng)功能，在設(shè)計(jì)過程中，可根據(jù)需要隨時改變器件的內(nèi)部邏輯功能和管腳的信號方式，借助于大規(guī)模集成的 CPLD 和高效的設(shè)計(jì)軟件，用戶不僅可通過直接對芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度，同時，這種基于可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。由于它具有 功耗 低、體積小、集成度高、速度快、 開發(fā) 周期短、費(fèi)用低、用戶可定義 功能 及可重復(fù)編程和擦寫等許多優(yōu)點(diǎn)， 應(yīng)用 領(lǐng)域不斷擴(kuò)大，越來越多的 電子系統(tǒng) 開始采用可編程邏輯器件來實(shí)現(xiàn)數(shù)字信號處理，從而使通用 DSP 芯片難于完成的一些時序組合邏輯和某些簡單的大運(yùn)算量的數(shù)學(xué)計(jì)算得以實(shí)現(xiàn)。 8 第 1章 CPLD 開發(fā)環(huán)境簡介 CPLD 的概要介紹 可編程邏輯 器件 PLD 是一種由用戶編程啦實(shí)現(xiàn)某種邏輯功能的新型邏輯器件，主要包括現(xiàn)場可編程門列陣和復(fù)雜可編程邏輯器件兩大類。它具有全面的邏輯設(shè)計(jì)能力，設(shè)計(jì)者可以自由組合文本、圖形和波形輸入法，建立起層次化的單器件或多器件設(shè)計(jì)。 CPLD 的特點(diǎn)是直接面向用戶，具有極強(qiáng)的靈活性和通用性，使用方便，硬件測試和實(shí)現(xiàn)快捷開發(fā)效率高，成本低，上市時間短，技術(shù)維護(hù)簡單，工作可靠性好等。下面給出文本頂層文件： 18 19 以上程序經(jīng)綜合仿真后，結(jié)果符合設(shè)計(jì)要求。目前進(jìn)行大型工程設(shè)計(jì)時，最常用的設(shè)計(jì)方法是 HDL 設(shè)計(jì)輸入法，其中影響最為廣泛的 HDL 語言是 VHDL 和 Verilog HDL。 綜合后仿真 綜合完成后需要檢查綜合結(jié)果是否和設(shè)計(jì)一致，做綜合后仿真。因?yàn)橹挥衅骷难邪l(fā)商最了解器件的內(nèi)部結(jié)構(gòu)，所以實(shí)現(xiàn)步驟必須選用器件研發(fā)商提供的工具。 時序仿真和驗(yàn)證 將布局布線的延時信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中，所進(jìn)行的仿真就叫時序仿真或布局布線后仿真，也叫后仿真。 調(diào)試和加載設(shè)置 設(shè)計(jì)研發(fā)的最后步驟就是在線調(diào)試或?qū)⑸傻脑O(shè)置文件寫入芯片中進(jìn)行測試。他們的一起特點(diǎn)是利用由頂向下設(shè)計(jì)，利于模塊的劃分和復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝和結(jié)構(gòu)不同而變化，更利于向 ASIC 的移植。在仿真時，把綜合生成的標(biāo)準(zhǔn)延時文件反標(biāo)志到綜合仿真模型中去，可估計(jì)門延時帶來的影響。 測試 頻率測試 把下載到 EDA 實(shí)驗(yàn)箱上的頻率計(jì)對 EDA 實(shí)驗(yàn)箱上的基準(zhǔn)頻率進(jìn)行測 試，對照測得的頻率和實(shí)際頻率，看設(shè)計(jì)的程序是否正確。 24 這次課程設(shè)計(jì)使 我 知道了 不管做什么事情都要認(rèn)真努力， 在 編程和 下載 調(diào)試 時 要仔細(xì)，這是實(shí)驗(yàn)成功的關(guān)鍵， 在 這點(diǎn)上我是深有體會的。使我在完成設(shè)計(jì)的同時，對學(xué)習(xí)的專業(yè)基礎(chǔ)知識做了一次系統(tǒng)的復(fù)習(xí)總結(jié)，并且對相關(guān)的學(xué)科有了一定的了解和認(rèn)識，獲益非淺。 致謝 在課程設(shè)計(jì)完成 之際， 首先要向我的指導(dǎo)老師李瑞鋒老師和鐘思佳老師以及電子研究室的所有老師表示感謝。 程序的設(shè)計(jì) ，能夠很大程度的改善電路的性能，并且能夠簡化電路圖的連接。不過如果在布局布線后仿真時發(fā)現(xiàn)有電路結(jié)構(gòu)和設(shè)計(jì)意圖不符的現(xiàn)象，則常常需要回溯到綜合后仿真以確認(rèn)是否時由于綜合歧義造成的問題。功能仿真有時也稱為前仿真。這種方法的有 點(diǎn)是直觀、便于理解、元器件庫資源豐富。 －－綜合后仿真主要目的在于驗(yàn)證綜合后電路結(jié)構(gòu)是否和設(shè)計(jì)意圖相符，是否存在歧義綜合結(jié)果。 FPGA 的結(jié)構(gòu)相對復(fù)雜，為了獲得更好的實(shí)現(xiàn)結(jié)果，特別是確保能夠滿足設(shè)計(jì)的時序條件，一般采用時序 驅(qū)動 的引擎進(jìn)行布局布線，所以對于不同的設(shè)計(jì)輸入，特別是不同的時序約束，獲得的布局布線結(jié)果一般有較大的差異。目前主流綜合工具日益成熟，對于一般性的設(shè)計(jì)，如果設(shè)計(jì)者確信自己標(biāo)注明確，沒有綜合歧義發(fā)生，則可省略該步驟。 功能 仿真 電路設(shè)計(jì)完成以后，要用專用的仿真工具對設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)需求。原理圖設(shè)計(jì)輸入法在早期應(yīng)用 得比較廣泛，他根據(jù)設(shè)計(jì)需求，選用 器件 、繪制原理圖、完成輸入過程。 （ 2）頻率計(jì)測量頻率的原理圖 頻率計(jì)測量頻率的原理圖 如下： 11 （ 3） 測頻控制信號發(fā)生器的工作時序如下圖所示： （ 4） 電路設(shè)計(jì)原理框圖如下圖所示： 脈沖形成模 塊 計(jì)數(shù) 模塊 譯碼顯示模塊 控制模 塊 量程自動切換模塊 分頻模 塊 鎖存信 號 清零 使能 被測信號 基準(zhǔn)信號