【正文】
(4) 參照圖 626,將 D觸發(fā)器轉(zhuǎn)換成 JK觸發(fā)器,并驗證其功能。 思考題 2. 若改成六路搶答器,電路將做哪些改動 ? 思考題 3. 能否增加其他功能,使搶答器更加實用。 若要實測延時 800ns,可以利用附錄 2介紹的實驗系統(tǒng)上配置的脈寬測試功能來測定。如果一個鍵沒有加去抖動處理,接入計數(shù)器后,可以從液晶屏上看見,每按一次鍵后的計數(shù)值將遠(yuǎn)大于 1,而當(dāng)鍵的輸出通過 FPGA中已設(shè)計好的去抖動電路后,每按一次鍵,計數(shù)器計數(shù)只顯示加 1,這表明去抖動電路工作正常。這個全局總線是一種可編程的通道,可以把器件中任何信號連接到其目的地。 圖 623 例 65電路圖 【 例 65】 設(shè)上升沿 JK觸發(fā)器電路如圖 622所示,其初態(tài)為 0,輸入信號波形如圖 623所示,試畫出它的輸出波形。由此可畫出輸出 Q的波形如圖 611所示。 可以從一個穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個穩(wěn)定狀態(tài)。這可以用QuartusII來驗證。 主從觸發(fā)器 主從 RS觸發(fā)器 圖 614 主從 RS觸發(fā)器 從觸發(fā)器 主觸發(fā)器 S R CP CP Q Q S R Q Q Qm Qm S R Q Q S CP R Q Q 等效 主從 RS觸發(fā)器 工作原理可簡述為: ( 1) CP=1期間: 10nnmmQ S RQRS?? ??? ??( 63) ( 2) CP由 1變?yōu)?0,即下降沿到來時: 11 0n n n nmmQ Q S RQ S RQRS??? ? ? ? ? ?? ??( 64) ( 3) CP=0期間: 主從 JK觸發(fā)器 圖 615 主從 JK觸發(fā)器 , nnS J Q R K Q??( b)主從 JK觸發(fā)器的邏輯符號 Q Q S R Q Q Qm Qm S R Q Q J CP K ( a)主從 JK觸發(fā)器內(nèi)部電路 J CP K Q Q J K 主 從 主從 JK觸發(fā)器 表 65 主從 JK觸發(fā)器狀態(tài)轉(zhuǎn)換真值表( CP下降沿時) 1 nnn n nnnQ S RQJ Q K Q QJ Q K Q? ??????( 65) J K Qn Qn+1 功能 0 0 0 0 0 1 0 1 保持 0 0 1 1 0 1 0 0 置 0 1 1 0 0 0 1 1 1 置 1 1 1 1 1 0 1 1 0 翻轉(zhuǎn) nn ??1 01?n 11 ??nQnn Q??1 主從 JK觸發(fā)器 圖 616 主從 JK觸發(fā)器時序圖 在第 1個 CP高電平期間, J= 1, K= 0, Qn+1 為 1; 在第 2個 CP高電平期間, J= 0, K= 1, Qn+1 置為 0; 在第 3個 CP高電平期間, J= 1, K= 1, Qn+1 翻轉(zhuǎn)為 1; 在第 4個 CP高電平期間, J= 0, K= 0, Qn+1保持不變 . 邊沿觸發(fā)型 JK觸發(fā)器 圖 617 下降沿觸發(fā)的 JK觸發(fā)器 J K F L I P F L O P S1K1J1 P R N1 C L K1 C L R N2K2J2 P R N2 C L K2 C L R N1 Q N2Q1Q2 Q N74112ins t 1J K F L I P F L O P S1 P R N2 P R N1J1K1 C L K2J2K2 C L K1 Q N1Q2Q2 Q N74113ins t 2 J K F L I P F L O P S1 P R N2J2 P R N1KC L K1J2KC L R N2Q1 Q N1Q2 Q N74114in s t 4 邊沿觸發(fā)型 JK觸發(fā)器 圖 618 下降沿觸發(fā)型 JK觸發(fā)器內(nèi)部結(jié)構(gòu) V C C1 P R NI N P U TG N D1JI N P U TG N D1KI N P U TV C C1 C L R NI N P U TV C C1 C L KI N P U T1 Q NO U T P U T1QO U T P U TN O T23N O T6PRNCLRNKJ QJK F F874112 邊沿觸發(fā)型 JK觸發(fā)器 圖 619 觸發(fā)器 74LS73和 74LS76 邊沿觸發(fā)型 JK觸發(fā)器 圖 620