【正文】 ：(1)0110111010 (2)。第9章自測題 判斷題1. √ 2. 3. √ 4. √ 5. √ 6. √ 7. 8. √ 9. √ 10√ 選擇題1．C D 2．B 3．C 4．A 5．D 6．B 7．B 8．A 填空題1．采樣 保持 量化 編碼 2．轉換精度 轉換時間（轉換率）習題 解：最小模擬輸出電壓，分辨率。各邏輯陣列塊LAB之間通過可編程連線陣列PIA連接進行信號傳遞。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程；FPGA主要通過改變內(nèi)部連線的布線來編程。CPLD的布線結構決定了它的時序延遲是均勻的和可預測的；FPGA的布線結構導致了傳輸延遲是不相等的、不可預測的，這會給設計工作帶來麻煩，也限制了器件的工作速度。另外，在有些型號的PAL器件中，輸出電路中設置有觸發(fā)器和從觸發(fā)器輸出到與邏輯陣列的反饋線，利用這種PAL器件還可以很方便地構成各種時序邏輯電路。它采用雙極型工藝制作，熔絲編程方式，工作速度較高。：（1）計數(shù)器的狀態(tài)轉換圖為：為三進制計數(shù)器。表P528b 00000001001000110100010101100111000100010001111001010100（2）寫出邏輯函數(shù)表達式由真值表可得輸出表達式：A（紅）=B（綠）=C（黃）=（3）化簡利用約束項并用卡諾圖化簡得：A（紅）=B（綠）=C（黃）=（4）電路圖略 第6章自測題1.，2.√，3.，4.，5.，6.√，7.，8. √ 選擇題 、COMS ，回差、輸出脈沖寬度 ，施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器