基于vhdl數(shù)控直流穩(wěn)壓電源的設(shè)計(jì)-數(shù)字電路-免費(fèi)閱讀
【正文】 這兩周的辛勤設(shè)計(jì)不但鞏固了我以前學(xué)的還有些模糊的數(shù)字電路和剛剛學(xué)的 EDA 技術(shù)，還進(jìn)一步提高了我動(dòng)手能力 。 end yy。 數(shù)字電路課程設(shè)計(jì)報(bào)告 第 14 頁(yè) 共 19 頁(yè) u2:t10 port map(clk=clock,ctr=ctrol,rst=reset,set=setter,en=co3,q=qo2)。 end ponent。 qout1,qout2 : out std_logic_vector(6 downto 0))。 end case 。 when 0011= d= 1111001 。 use 。 use 。 end if。 elsif ctr=39。139。039。) then if en=39。139。 use 。 電路調(diào)試 調(diào)節(jié)步驟如下： 輸入數(shù)字 00000000，短接 Re Re、 Rf 調(diào)運(yùn)放調(diào)零電位器 Rw，用數(shù)字萬(wàn)用表檢測(cè)，使輸出電壓 Vo=0177。 由于 DAC0832 輸出級(jí)沒(méi)有加集成運(yùn)放 所以需外加 lm358 相配適用。具體封裝圖 如下圖 4 所示。 然后把兩個(gè)十進(jìn)制計(jì)數(shù)器的 4位輸出分別送到兩個(gè) D/A0832的輸入口，進(jìn)行數(shù)模轉(zhuǎn)換，即此 8位就是數(shù)模轉(zhuǎn)換的數(shù)字量。 15V，和177。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。 PLD（ Programmable Logic Device）是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 充分運(yùn)用我們所學(xué)知識(shí)，既鞏固了我們以前學(xué)的數(shù)字電路，有很好的把學(xué)到的 VHDL運(yùn)用到實(shí)踐當(dāng)中，使理論與實(shí)踐很好的結(jié)合在一起，這既使我們更深刻的理解了書本上的知識(shí)，又加強(qiáng)了我們的實(shí)踐能力，對(duì)我們現(xiàn)在甚至未來(lái)都有很重要的意義。除了集成度高的優(yōu)點(diǎn)外，器件內(nèi)部單元 (cell)之間的連接 采用連續(xù)的金屬線，這種互連結(jié)構(gòu)為單元之間提供了固定的、短時(shí)延的信號(hào)通道，從而消除了內(nèi)部延時(shí)的難以預(yù)測(cè)性，并有效地提高了芯片資源的利用效率。 此次試驗(yàn)就是使用 VHDL 語(yǔ)言來(lái)編寫完成的。而且這個(gè)計(jì)數(shù)器使用可編程邏輯器件做的，使用 數(shù)字電路課程設(shè)計(jì)報(bào)告 第 5 頁(yè) 共 19 頁(yè) 的是 VHDL 語(yǔ)言編寫的，可以隨時(shí)任意的改寫以改變整個(gè)電路的精度 ，而且此時(shí)的硬件部分不用太多的調(diào)整，做到電路的數(shù)字化，智能化。 A3， A2， A1， A0，為 8421BCD 碼輸入， a,b,c,d,e,f,g 為七段數(shù)碼輸出， LT 為試燈輸入信號(hào)，用來(lái)檢查，數(shù)碼管的 數(shù)字電路課程設(shè)計(jì)報(bào)告 第 6 頁(yè) 共 19 頁(yè) 好壞， IBR 為滅零輸出信號(hào)，用來(lái)動(dòng)態(tài)滅零， IB/QBR 為滅燈輸出信號(hào)，該端既可以作輸入也可以作輸出，具體工作如上真值表所示。 DAC0832 芯片的特點(diǎn) DAC0832 最具特色是輸入為雙緩沖結(jié)構(gòu)，數(shù)字信號(hào)在進(jìn)入 D/A 轉(zhuǎn)前，需經(jīng)過(guò)兩個(gè)獨(dú)立控制的 8 位鎖存器傳送。 15V 和177。當(dāng)需要正負(fù)對(duì)稱輸出電壓時(shí)，只要另增一組電源，對(duì) D/A 轉(zhuǎn)換器及調(diào)整輸出電路稍作改動(dòng)即可達(dá)到目的。 architecture xx of t10 is signal q1: std_logic_vector(3 downto 0)。 elsif (clk39。 else q1=q1+1。 end if。 else tc_1=39。139。 tc_d=tc_2。 end architecture one 。 architecture xx of bec_led is begin process(num) begin case num is when 0000= d= 1111110 。 when 1000= d=1111111 。 use 。 end ponent。 signal qo1,qo2 :std_logic_vector(3 downto 0)。 qout1=do1。同時(shí)，通過(guò)本次課程設(shè)計(jì)，鞏固了我們學(xué)習(xí)過(guò)的專業(yè)知識(shí) ，也使我們把理論與實(shí)踐從真正意義上相結(jié)合了起來(lái)；考驗(yàn)了我們借助互聯(lián)網(wǎng)絡(luò)搜集、查閱相關(guān)文獻(xiàn)資料，和組織材料的綜合能力；從中可以自我測(cè)驗(yàn)，認(rèn)識(shí)到自己哪方面有欠缺、不足，以便于在日后的學(xué)習(xí)中得以改進(jìn)、提高 。 。本設(shè)計(jì)輸出的電壓穩(wěn)壓精度高，可以用在對(duì)直流電壓要求較高的設(shè)備上， 或在科研實(shí)驗(yàn)室中 當(dāng)作實(shí)驗(yàn)電源使用。 u5:bec_led port map(num=qo1,d=do1)。 end ponent。
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