【正文】 pof是Programmer Object File，下載到配置芯片中，上電重新配置FPGA。過程(PROCEDURE)、buffer設(shè)計開發(fā)過程通常不用，每個設(shè)計實(shí)體都必須有各自完整的庫說明語句和use語句。在VHDL語言中，可以存在多個不同的庫，但是庫與庫之間是獨(dú)立的，不能互相嵌套。實(shí)體說明部分用于描述所設(shè)計系統(tǒng)的外部端口信號和參數(shù)的屬性和設(shè)置，而結(jié)構(gòu)體部分則定義了設(shè)計單元的具體功能、行為、數(shù)據(jù)流程或內(nèi)部結(jié)構(gòu)。*所謂綜合，就是根據(jù)設(shè)計功能和實(shí)現(xiàn)該設(shè)計的約束條件(如面積、速度、功耗和成本等)，將設(shè)計輸入轉(zhuǎn)換成滿足要求的電路設(shè)計方案，該方案必須同時滿足與其的功能和約束條件。 基于SRAM的FPGA器件，每次上電后必須進(jìn)行一次配置。LAB Logic Array Block邏輯陣列塊 9. CLB Configurable Logic Block 可配置邏輯模塊10 EABEmbedded Array Block 嵌入式陣列塊11SOPC SystemonaProgrammableChip 可編程片上系統(tǒng)12. LUT LookUp Table 查找表 13. u2 : addr_t port map (clkinc = clkinc, tclr = tclr, wraddr = wraddr)。 讀地址 wren : IN STD_LOGIC := 39。 rddata : out std_logic_vector (11 downto 0) )。 addata : in std_logic_vector (11 downto 0)。 寫入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。event then reg12 = addata。039。 when s3 = rc = 39。 when s2 = if status = 39。 lock = 39。 REGP : process (clk) begin if clk39。begin a0 = 39。 status, clk : in std_logic。 end if。139。use 。 Y = A。END TRI_STATE。 Q = Q1。139。139。USE 。 b : IN STD_LOGIC。 29 END CASE。 21 WHEN 0010 = LED7S = 1011011。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。END bhv。USE 。 置零 ELSE Q1 = Q1 + 1 。END CNT10。 現(xiàn)場可編程門陣列7．MAX+PLUS的文本文件類型是（后綴名）.VHD。下載編程四個步驟。 ……A． “11011011” B. “00110100” C. “11011001” D. “00101100” 96. 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類型中是用 表示的。A. State0 B. 9moon C. Not_Ack_0 D. signal91．在VHDL中，IF語句中至少應(yīng)有1個條件句，條件句必須由 表達(dá)式構(gòu)成。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件； B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。 C. 設(shè)計文件的文件名與實(shí)體名不一致。A. 順序 77. 下面哪一個是VHDL中的波形編輯文件的后綴名 B 。D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。A. 變量是一個局部量，它只能在進(jìn)程和子程序中使用。D. 信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用。C. 設(shè)計文件的文件名與實(shí)體名不一致。57. 對于信號和變量的說法，哪一個是不正確的： A 。 = 16A0。 = X”AB” D. idata = B”21”。47. MAX+PLUSII的設(shè)計文件不能直接保存在 B 。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。 A. 器件的工作頻率越小 B. 器件的管腳越少 C. 器件的延時越小 D. 器件的功耗越小 43. 如果a=1,b=1，則邏輯表達(dá)式（a XOR b） OR（ NOT b AND a）的值是 A 。 D. 前面的都不正確 35. EDA的中文含義是 A 。 A. 0 B. 1 C. 2 D. 不確定 30. 關(guān)于關(guān)系運(yùn)算符的說法正確的是 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個答案都是錯誤的 22. STD_LOGIG_1164中定義的高阻是字符 D 。 A. 實(shí)體中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置D. 結(jié)構(gòu)體中特定位置14. 變量是局部量可以寫在 B 。 A. 敏感的 B. 只能用小寫 C. 只能用大寫 D. 不敏感 6. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識符描述正確的是 A 。 A. 實(shí)體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程 3. 關(guān)鍵字ARCHITECTURE定義的是 A 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 11. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 D 。 A. B. 3 C. ‘1’ D. “11011” 19. 下面數(shù)據(jù)中屬于位矢量的是 D 。 A. 邏輯運(yùn)算的優(yōu)先級最高 B. 關(guān)系運(yùn)算的優(yōu)先級最高 C. 邏輯運(yùn)算的優(yōu)先級最低 D. 關(guān)系運(yùn)算的優(yōu)先級最低 27. VHDL運(yùn)算符優(yōu)先級的說法正確的是 A 。 A. X=A+B。 A. 網(wǎng)絡(luò)供應(yīng)商 B. 在系統(tǒng)編程 C. 沒有特定意義 D. 使用編程器燒寫PLD芯片 40. 在EDA中，IP的中文含義是 。Q=(2=E (2), 4=E (3), 5=’1’, 7=E (5), OTHERS=E (4))。 B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。 D 。54. 在一個VHDL設(shè)計中idata是一個信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個賦值語句是正確的。 。 62. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: Can’t open VHDL “WORK” 其錯誤原因是 B 。A . 信號相當(dāng)于器件內(nèi)部的一個數(shù)據(jù)暫存節(jié)點(diǎn)。C. 設(shè)計文件的文件名與實(shí)體名不一致。A. 條件句中的選擇值或標(biāo)識符所代表的值必須在表達(dá)式的取值范圍內(nèi)。A. 8 B. 7 C. 0 74. 在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由 B 語句組成的。A. 編輯 B. 編譯 C. 綜合 D. 編程82. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL Design File “mux21” must contain an entity of the same name 其錯誤原因是 C ?！璄=(2=’0’, 4=’0’, OTHERS=’1’)。A．21111_1110 276 C. 0170 EE189．VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 。SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2)。A． 設(shè)計輸入 B. 設(shè)計輸出 C. 設(shè)計實(shí)體 D. 設(shè)計結(jié)構(gòu) 二、填空題5．圖形文件設(shè)計結(jié)束后一定要通過仿真，檢查設(shè)計文件是否正確。USE 。 THEN 邊沿檢測 IF Q1 10 THEN Q1 = (OTHERS = 39。END bhv。ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 39。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 15 END PROCESS。 26 WHEN 0111 = LED7S = 0000111。五、閱讀下列VHDL程序，畫出原理圖（RTL級）LIBRARY IEEE。 d = (a OR b)AND(a NAND b)。END CNT1024。139。 END IF。ENTITY TRI_STATE IS PORT ( E, A : IN STD_LOGIC。Z39?？刂破鳎╟ontrol）是一個狀態(tài)機(jī)，完成AD574的控制，和adram的寫入操作。architecture one of addr_t is signal tmp : std_logic_vector (9 downto 0)。)。use 。 signal cst, nst : con_st。139。 end process。 lock = 39。139。 when s4 = rc = 39。 LOCKP : process