【正文】 reg[4:0] c。不管有多少任務(wù)啟動(dòng)，只有當(dāng)所有的啟動(dòng)任務(wù)完成以后，控制才能返回 。h0。 839。b001x_xxxx : code = 339。 //函數(shù)定義 input[7:0] din1。 for (i=0。 ? 函數(shù)不能啟動(dòng)任務(wù)。下面用例子說(shuō)明： function [7:0] getbyte。 forever 5 clock=~clock。j=0。 i=i+1。 for(i=1。 //若超過(guò) 4 人贊成，則pass=1 else pass=0。 reg[2:0] sum。 439。 input[3:0] select。b1001。 439。ha : out = 439。b0011。 439。h2 : out = 439。 always (posedge clk) begin address = {a,b}。 default: decodeout=739。d7:decodeout=739。b0110011。 439。 input[3:0] indec。 ? default項(xiàng)可有可無(wú)，一個(gè) case語(yǔ)句里只準(zhǔn)有一個(gè)default項(xiàng)。 wire [1:0]din。 end end assign dout = data。 //同步預(yù)置 else out = out + 1。 end endmodule 例 ： 同步置數(shù)、同步清零的計(jì)數(shù)器 module count(out,data,load,reset,clk)。 else qout=qout+1。 ? 條件表達(dá)式還可以是操作數(shù)。 always(posedge clk) begin if(rest) cou=0。 40 dout=2?b11。 ? 順序塊內(nèi)的語(yǔ)句是按照語(yǔ)句的書(shū)寫(xiě)順序執(zhí)行， ? 并行塊 并行塊中的語(yǔ)句并行執(zhí)行，由 forkjion標(biāo)識(shí) 。 建議 ： 例 :assign a=b|c。不影響其賦值結(jié)果 ? 非阻塞賦值為寄存器數(shù)據(jù)類(lèi)型而設(shè)，所以只能被允許在程序塊里面出現(xiàn)，比如 initial塊和always塊。 ? 過(guò)程賦值 —非阻塞賦值 非阻塞式（ nonblocking）的操作符為 “ = ” module bloc(clk,b,c)。 output c。 assign c=min(a,b)。 reg q。 格式： always（ 事件表達(dá)式 1 or 事件表達(dá) 2 or ....or 事件表達(dá)式 n） begin 語(yǔ)句區(qū) end ? 事件表達(dá)式中特定值的改變 always(clk) q=d ； //當(dāng) clk值改變時(shí)，執(zhí)行 q=d ? 時(shí)鐘信號(hào)的正沿觸發(fā) always( posedge clk) q=d ； //當(dāng) clk正沿觸發(fā)時(shí)，執(zhí)行 q=d ? 時(shí)鐘信號(hào)的負(fù)沿觸發(fā) always(negedge clk) q=d ； //當(dāng) clk負(fù)沿觸發(fā)時(shí)，執(zhí)行 q=d ? 時(shí)鐘信號(hào)或一個(gè)異步事件 always(posedge clk or negedge clr) begin if (!clr) q=1?b0。 reg c。 Verilog 行為建模 ? 行為建模： ? 強(qiáng)調(diào)的是行為，它說(shuō)明電路的功能。a=1amp。 // a零擴(kuò)展為 839。 ~ 非 amp。 ? 如果操作數(shù)的某一位是 x或 z，則結(jié)果為 x ? 在整數(shù)除法中，余數(shù)舍棄 ? 模運(yùn)算中使用第一個(gè)操作數(shù)的符號(hào) 例如： a=4?b010。 endmodule 例： 下表以優(yōu)先級(jí)順序列出了 Verilog操作符。 endmodule 修改后： module example(o1, o2, a, b, c, d)。 ? 如果信號(hào)變量是在過(guò)程塊 (initial塊 或 always塊 )中被賦值的，必須把它聲明為寄存器類(lèi)型變量 ?選擇數(shù)據(jù)類(lèi)型時(shí)常犯的錯(cuò)誤 ? 在過(guò)程塊中對(duì)變量賦值時(shí)，忘了把它定義為寄存器類(lèi)型（ reg）或已把它定義為連接類(lèi)型了（ wire） ? 把實(shí)例的輸出連接出去時(shí)，把它定義為寄存器類(lèi)型了 ? 把模塊的輸入信號(hào)定義為寄存器類(lèi)型了。 如： parameter width=9。 ? register 型變量常用于行為建模 ， 產(chǎn)生測(cè)試的激勵(lì)信號(hào) 。 ? 缺省位寬時(shí)，默認(rèn)為 32位數(shù)據(jù) ? 數(shù)字的表示方法 數(shù)字格式 數(shù)字符號(hào) 數(shù)字示例 說(shuō)明 Binary %b 8‵ b0010_0110 8位二進(jìn)制數(shù) Decimal %d 8‵ d17 8位十進(jìn)制數(shù) Octal %o 8‵ o10 8位八進(jìn)制數(shù) Hex %h ‵ h29 32位 16進(jìn)制數(shù) Time %t 64位無(wú)符號(hào)整數(shù)變量 Real %e %f %g 雙精度的帶符號(hào)浮點(diǎn)變量，用法與 integer相同 x值 8‵ b1000_xxxx x表示不定值 z值 8‵ b1000_zzzz z表示高阻 ? Verilog的四種邏輯值： （ 0、 X、 Z） 0 1 X Z 0 buf buf buf bufif1 0、低、偽、邏輯低、地、 VSS、負(fù)插入 高 、 真 、 邏輯 高 、 電源 、 VDD、 正插入 X、 不確定：邏輯沖突無(wú)法確定其邏輯值 HiZ、 高阻抗 、 三態(tài) 、 無(wú)驅(qū)動(dòng)源 ? 整數(shù)型 ? 關(guān)鍵字是 integer進(jìn)行聲明，是一種通用的寄存器數(shù)據(jù)類(lèi)型 ? 實(shí)數(shù)型 ? 關(guān)鍵字是 real進(jìn)行聲明 ? 時(shí)間型 ? 使用 $time進(jìn)行聲明時(shí)間變量 ? 1. Nets（ 網(wǎng)絡(luò)連線）： ? 由模塊或門(mén)驅(qū)動(dòng)的連線 。 assign e = ( b amp。 ~c) 。 內(nèi)部信號(hào)： wire x。 assign d = a | ( b amp。 ? 低電平有效的信號(hào)經(jīng)過(guò)鎖存器鎖存后，其命名應(yīng)在 _n后加 r。 模塊上下層次間信號(hào)的命名也遵循本規(guī)定 ? 模塊內(nèi)部信號(hào) ? 模塊內(nèi)部的信號(hào)由幾個(gè)單詞連接而成，縮寫(xiě)要求能基本表明本單詞的含義； ? 單詞除常用的縮寫(xiě)方法外，如： ClockClk, WriteWr, ReadRd等），一律取該單詞的前幾個(gè)字母（ 如： FrequencyFreq, VariableVar 等）； ? 每個(gè)縮寫(xiě)單詞的第一個(gè)字母大寫(xiě)； ? 若遇兩個(gè)大寫(xiě)字母相鄰，中間添加一個(gè)下劃線（如DivN_Cntr）； 舉例： SdramWrEn_n； FlashAddrLatchEn。//參數(shù)聲明 //主程序代碼 gate level assign level initial always(posedge clk or negedge reset) UDP structure sub_module u(out,input1,input1)//被調(diào)用子模塊 function task endmodule ? 模塊命名 ? 模塊的命名規(guī)則 ? 模塊端口連接規(guī)則 ? 模塊劃分 ? 信號(hào)命名 ? 端口聲明 ? 參數(shù)聲明 ? 變量聲明 ? 模塊的命名規(guī)則 ? 將模塊的英文名稱(chēng)的各個(gè)單詞首字母組合起來(lái)，形成 35個(gè)字符縮寫(xiě)。 結(jié)構(gòu)級(jí) module muxtwo (out, a, b, sl)。 output out。 6) Verilog HDL后仿真測(cè)試模塊 ： 同 3）、 4），但被測(cè)試的模塊至少是一個(gè)門(mén)級(jí)描述的或用具體 FPGA(ASIC)庫(kù)器件 (帶時(shí)間延遲信息 )描述的結(jié)構(gòu)型 Verilog HDL 模塊。 ? 用于綜合的庫(kù)中的大多數(shù)單元采用結(jié)構(gòu)級(jí)描述。 ? 邏輯綜合 ：在標(biāo)準(zhǔn)單元庫(kù)和特定的設(shè)計(jì)約束的基礎(chǔ)上，把設(shè)計(jì)的高層次描述轉(zhuǎn)換成優(yōu)化的門(mén)級(jí)網(wǎng)表的過(guò)程。第二章 Verilog硬件描述語(yǔ)言 ? 基本概念 ? Verilog HDL基本結(jié)構(gòu) ? 模塊與聲明 ? 數(shù)據(jù)類(lèi)型與運(yùn)算符號(hào) ? 行為建模 ? Verilog 2022設(shè)計(jì)規(guī)則 ? Verilog 基本模塊 怎樣設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)？ ?現(xiàn)代的設(shè)計(jì)方法： ? 選用合適的 EDA仿真 工具； ? 選用合適 電路圖輸入和 HDL編輯工具； ? 逐個(gè)編寫(xiě)可綜合 HDL模塊； ? 逐個(gè)編寫(xiě) HDL測(cè)試模塊； ? 逐個(gè)做 Verilog HDL電路邏輯訪真； ? 編寫(xiě) Verilog HDL總測(cè)試模塊； ? 做系統(tǒng)電路邏輯總仿真； 基本概念 ?現(xiàn)代的設(shè)計(jì)方法 （續(xù)）： ? 選用合適的基本邏輯元件庫(kù)和宏庫(kù) ? 租用或購(gòu)買(mǎi)必要的 IP核； ? 選用合適的綜合器； ? 進(jìn)行綜合得到門(mén)級(jí)電路結(jié)構(gòu)； ? 布局布線，得到時(shí)延文件； ? 后仿真； ? 定型， FPGA編碼或 ASIC投片 ?為什么要用硬件描述語(yǔ)言來(lái)設(shè)計(jì) ？ ?電路的邏輯功能容易理解； ?便于計(jì)算機(jī)對(duì)邏輯進(jìn)行分析處理； ?把邏輯設(shè)計(jì)與具體電路的實(shí)現(xiàn)分成兩個(gè)獨(dú)立的階段來(lái)操作； ?邏輯設(shè)計(jì)與實(shí)現(xiàn)的工藝無(wú)關(guān)； ?邏輯設(shè)計(jì)的資源積累可以重復(fù)利用； ?可以由多人共同更好更快地設(shè)計(jì)非常復(fù)雜 的邏輯電路（幾十萬(wàn)門(mén)以上的邏輯系統(tǒng)） 。 Verilog的用途 ? Verilog的主要應(yīng)用包括： ? ASIC和 FPGA工程師編寫(xiě)可綜合的 RTL代碼 ? 在高抽象級(jí)進(jìn)行系統(tǒng)仿真，完成系統(tǒng)結(jié)構(gòu)開(kāi)發(fā) ? 編寫(xiě)系統(tǒng)仿真的測(cè)試代碼 硬件描述語(yǔ)言特點(diǎn) ? Verilog HDL ? 較多的第三方工具的支持 ? 語(yǔ)法結(jié)構(gòu)比 VHDL簡(jiǎn)單 ? 學(xué)習(xí)起來(lái)比 VHDL容易 ? 仿真工具比較好使 ? 測(cè)試激勵(lì)模塊容易編寫(xiě) Verilog HDL 的發(fā)展歷史 Verilog HDL 公開(kāi)發(fā)表 CADENCE 公司購(gòu)買(mǎi) Verilog 版權(quán) 1 9 9 0 1 9 8 9 1 9 8 0 ’ s VerilogXL 誕生 模擬和數(shù)字都適用的 Verilog 標(biāo)準(zhǔn) 公開(kāi)發(fā)表 1998 ? VerilogHDLIEEE1364 標(biāo)準(zhǔn) 公開(kāi)發(fā)表 有關(guān) VerilogHDL 的全部權(quán)利都移交給 O V I （ Open Verilog I n t e r n a t i o n a l ) 1 9 9 5 1 9 9 0有哪幾種 HDL語(yǔ)言？各有什么特點(diǎn)？ ? VHDL 比 VerilogHDL早幾年成為 I EEE標(biāo)準(zhǔn)； 語(yǔ)法 /結(jié)構(gòu)比較嚴(yán)格，因而編寫(xiě)出的 模塊風(fēng)格 比較清晰； 比較適合由較多的設(shè)計(jì)人員合作完成 的特大型項(xiàng)目（一百萬(wàn)門(mén)以上）。 ? Verilog還有一定的晶體管級(jí)描述能力及算法級(jí)描述能力 有關(guān) Verilog HDL的幾個(gè)重要基本概念 1) 綜合： 通過(guò)工具把用 Verilog HDL描述的模塊自動(dòng)轉(zhuǎn)換為用門(mén)級(jí)電路網(wǎng)表表示的模塊的過(guò)程。 Verilog HDL 基本結(jié)構(gòu) 語(yǔ)言本身提供了各種層次抽象的表述，可以用詳細(xì)程度有很大差別的的多層次模塊組合來(lái)描述一個(gè)電路系統(tǒng)。 reg out。 input a,b,sl。例： ? Builtin Self Test模塊 命名為 BIST ? Arithmatic Logical Unit模塊 命名為 ALU ? 若模塊的英文名稱(chēng)只有一個(gè)單詞，可取該單詞中的前三個(gè)字母。 ? 模塊端口連接規(guī)則 ? 模塊調(diào)用另一模塊時(shí)有兩種連接方式： 1）按端口順序連接：底層模塊定義時(shí)聲明的端口順序與上層模