位十進制頻率計的設計計算機與電子等專業(yè)課程設計-免費閱讀
【正文】 u10: led_controller port map(d=h(15 downto 12),a=leds(27 downto 21))。 u2: t10_4 port map(fx=clk2,rst=y,ena=x,d=b)。 end ponent。 rst_t,t_en,load: out std_logic)。 use 。 when 1110= a=1111001。 when 0110= a=1111101。 a:out std_logic_vector(6 downto 0))。 end process。039。 architecture behav of testctl is signal div2clk : std_logic。 end process。 din : in std_logic_vector(3 downto 0)。 begin u1:t10 port map(clk=clk,rst=rst,ena=ena,cout=e(0),outy=d(3 downto 0))。 entity t10_4 is port(clk,rst,ena:in std_logic。)。)。139。 architecture behv of t10 is begin process (rst,ena,clk) variable cqi :std_logic_vector(3 downto 0)。本實驗目標器件是 EP1K30TC1443，實驗電路選擇模式 0， 4 個數碼管（數碼 41： PIO31PIO16）顯示測頻輸出；待測頻率輸入 FIN 由 clock0 輸入，頻率 可選 4Hz、 256HZ . . .或更高； 1HZ測頻控制信號 F1HZ可由 clock2 輸入（用電路帽選選 1Hz）。當 CNT_EN 高電平時，允許計數；低電平時停止計數，并保持其所計的脈沖數。在停止計數期間，首先需要產生一個鎖存信號 LOAD，在該信號上升沿時，將計數器在前1 秒鐘的計數值鎖存進各鎖存器 REG4B 中，并由外部的 7 段譯碼器譯出，顯示計數值。 三、 各模塊及頂層文件的設計 （ 1）、十進制計數 library ieee。 begin if rst=39。 then if ena =39。 cout=39。 end if。 d:out std_logic_vector(15 downto 0))。 u2:t10 port map(clk=e(0),rst=rst,ena=ena,cout=e(1),outy=d(7 downto 4))。 do
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