【正文】 后來看實(shí)驗(yàn)要求改成了狀態(tài)機(jī)的方法，這種方法更穩(wěn)定。 六、硬件測試 ，選擇適當(dāng)?shù)囊_ ，保存，必須重新進(jìn)行一次全程編譯，編譯通過后才能編程下載。 END CASE。 WHEN 0011 =SG=01001111。039。sel0=39。139。 END IF。 END PROCESS。EVENT AND ss2=39。 SW=J(7 downto 4)。 數(shù)碼管八段 GW,SW,BW: buffer STD_LOGIC_VECTOR(3 DOWNTO 0)。 END PROCESS。139。 ELSE t2 := 0。 END PROCESS。139。 M1K : OUT STD_LOGIC)。 END IF 。 END IF 。 WHEN s2= IF DIN = D(2) THEN Q = s3 。139。 SIGNAL D : STD_LOGIC_VECTOR(4 DOWNTO 0)。如碰到序列11010，大可不必要再檢測到第三個(gè) 1時(shí)跳回到 s0 狀態(tài)，而是留在 s1 狀態(tài)。 END CASE。139。REG=s12。 WHEN s9= Q=39。139。REG=s4。 WHEN s1= Q=39。Q=39。 COUNT :OUT STD_LOGIC )。以前我們光只注意一些理論知識(shí)，并沒有專門的練習(xí)我們的實(shí)際動(dòng)手能力。當(dāng)分為 59，秒為 59時(shí)， output1點(diǎn)亮一個(gè) LED燈，當(dāng)分為00，秒為 00時(shí)和其他情況時(shí)， LED均處于滅等狀態(tài)。分計(jì)數(shù)器為 60進(jìn)制計(jì)數(shù)器，當(dāng) enfen高電平來臨時(shí)，分計(jì)數(shù)器會(huì)開始計(jì)數(shù)，計(jì)數(shù)到 59時(shí)， 會(huì)產(chǎn)生 enshi的高電平。 end if。 when0101=seg=1101101。 when 000 =num:=miao(3 downto 0)。 when 100 =num:=fen(7 downto 4)。 else temp=temp+1。 signal sel:std_logic_vector(2 downto 0)。 shi:in std_logic_vector(7 downto 0)。 end fun。 clk=39。 entity fenpin is port( clk_10k:in std_logic。 整點(diǎn)報(bào)時(shí)器（ baoshi）仿真波形圖 整點(diǎn)報(bào)時(shí)器（ baoshi）仿真分析 input為分計(jì)數(shù)器的輸出端，當(dāng)輸出 59和 00（十六進(jìn)制）時(shí)，整點(diǎn)報(bào)時(shí)器（ baoshi）的輸出端 output為高電平，點(diǎn)亮 LED燈。139。139。 end baoshi。 countshi計(jì)數(shù)到 23時(shí)，當(dāng)下一個(gè) enshi（ ifen）、 clk到來時(shí)， countshi會(huì)自動(dòng)清零。 end if。 process(ifen,reset) begin if(reset=39。 時(shí)計(jì)數(shù)器（ shi）設(shè)計(jì) 時(shí)計(jì)數(shù)器（ shi） vHDL 程序描述 library ieee。 end if。 else count=count+7。039。 countfen:out std_logic_vector(7 downto 0) )。 秒計(jì)數(shù)器（ miao）仿真波形圖 秒計(jì)數(shù)器（ miao）仿真分析 隨著 clk脈沖信號(hào)的不斷到來， countmiao記錄出 clk的脈沖個(gè)數(shù)，計(jì)數(shù)到 59時(shí)，在下一個(gè) clk 脈沖信號(hào)到來時(shí)，輸出端 enfen 輸出高定平，即向分進(jìn)位，同時(shí) countmiao清零。 elsif(count01100000) then count=count+1。 enfen_1=39。039。 countmiao:out std_logic_vector(7 downto 0) )。 清零功能： reset 為復(fù)位端，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)。 數(shù)字時(shí)鐘組成及功能： 分頻率器：用來產(chǎn)生 1HZ計(jì)時(shí)脈沖； 二十四進(jìn)制計(jì)數(shù)器：對時(shí)進(jìn)行計(jì)數(shù) 六十進(jìn)制計(jì)數(shù)器：對分和秒進(jìn)行計(jì)數(shù)； 掃描顯示譯碼器：完成對 7字段數(shù)碼管顯示的控制； 報(bào)時(shí)器：完成到時(shí)的提醒； 設(shè)計(jì)內(nèi) 容及步驟： 根據(jù)電路持點(diǎn)，用層次設(shè)計(jì)概念。 硬件測試時(shí)，當(dāng) CLK 脈沖很低時(shí)，可以看到動(dòng)態(tài)掃描數(shù)碼管的掃描情況，八個(gè)數(shù)碼管依次顯示。 點(diǎn)擊 “ Start” 按鈕，開始編程 下載 圖（ 14）下載成功 七、硬件測試結(jié)果 下載 成功后，開始在實(shí)驗(yàn)箱上檢驗(yàn)結(jié)果，我設(shè)置的 CLK=1KHz (1)clk 為時(shí)鐘信號(hào) ,由時(shí)鐘信號(hào)的上升沿觸發(fā)計(jì)數(shù) (2)m 為模值輸入端 ,當(dāng)其變化時(shí) ,計(jì)數(shù)容量相應(yīng)發(fā)生變化 。 五、仿真波形的建立與分析 1）、仿真波形的建立如下 2）、仿真結(jié)果如下圖所示 仿真結(jié)果圖 下面分各種情況一一對其分析 1）、 EN、 REST 鍵的功能檢驗(yàn)， COUNT 鍵的進(jìn)位溢出脈沖： 2）當(dāng) M=0 時(shí)，實(shí)現(xiàn)模 23 計(jì)數(shù)功能： REST脈沖使各位清零 3）當(dāng) M=1 時(shí)，實(shí)現(xiàn)模 109 計(jì)數(shù)功能： 計(jì)數(shù)滿 22個(gè)位，十位清零 計(jì)數(shù)滿 22 產(chǎn)生進(jìn)位脈沖 六、引腳鎖定 在這里我設(shè)置了八個(gè)用戶開關(guān) K0K7 用來設(shè)置初值 R，三個(gè)用戶按鍵 S S S3，其中 S1 控制 EN,S2 控制 M， S3控制 REST。 WHEN OTHERS=NULL。 WHEN 0010 =SG=01011011。sel0=39。039。sel1=39。)。 END IF。 END IF。)。109 END CASE。 END IF。139。 ARCHITECTURE behav OF count IS SIGNAL CNT,X : STD_LOGIC_VECTOR(7 DOWNTO 0)。 R:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 由于要求用三個(gè)數(shù)碼管顯示，由于每次只能只能選中一個(gè)數(shù)碼管顯示管，因此我使用了數(shù)碼管的動(dòng)態(tài)掃描來實(shí)現(xiàn)視覺上多個(gè)數(shù)碼管顯示管同時(shí)顯示的效果，這個(gè)步驟中分頻計(jì)的作用很重要。 九、 試驗(yàn)心得 通過本次實(shí)驗(yàn)我基本熟悉了 QUARTUSII 的使用，分別學(xué)會(huì)了原理圖輸入法和 VHDL 文本輸入法，同時(shí)也學(xué)會(huì)了波形仿真，波形仿真要觀察到程序所要的結(jié)果，應(yīng)該正確設(shè)置仿真時(shí)間，否則無法全面顯示程序要實(shí)現(xiàn)的功能。 3） 點(diǎn)擊 Add Hardware 按鈕 ， 出現(xiàn) Add Hardware 對話框 ， 如圖 135 所示。 建立波形文件，導(dǎo)入結(jié)點(diǎn)，并設(shè)置好仿真結(jié)束時(shí)間，保存文件，進(jìn)行仿真設(shè)置，然后 進(jìn)行波形仿真，如下圖： 圖（ 4） 六、仿真波形分析 .如下圖： 圖（ 5）波形分析 經(jīng)過分析，可知仿真結(jié)果與真值表相同 ain bin cin count sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 因此，仿 真正確。 定義 3 個(gè)信號(hào)作為內(nèi)部的連接線。 END ENTITY f_adder。 c : OUT STD_LOGIC )。 co, so : OUT STD_LOGIC)。 c : OUT STD_LOGIC )。 END ENTITY h_adder。 二、 實(shí)驗(yàn)內(nèi)容與要求 （ 1）在利用 VHDL 編輯程序?qū)崿F(xiàn)半加器和或門，在主層中進(jìn)行應(yīng)用。 半加器描述 (1)：布爾方程描述方法 USE 。 ain bin cin count sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 其中 ain 為被加數(shù)， bin 為加數(shù)， cin 為低位向本位的進(jìn)位， count 為本位向高位的借位， sum為本位和 所以， 一位全加器的表達(dá)式如下： Sum=ain⊕ bin⊕ cin count=ainbin+cinain+cinbin 3，或門 VHDL 文本如下 LIBRARY IEEE 。 LIBRARY IEEE。 LIBRARY IEEE 。 1 位二進(jìn)制全加器頂層設(shè)計(jì)描述 USE 。 c : OUT STD_LOGIC)。 六、 VHDL 文本輸入法設(shè)計(jì)實(shí)驗(yàn)步驟 ，選擇項(xiàng)目文件夾，輸入工程名稱，添加文件（一般為空），選擇芯片型號(hào)，選擇仿真工具（一般為默認(rèn)），最后生成項(xiàng)目。 選擇 Tools— Programmer 菜單，打開 programmer 窗口。 選好加載文件后 ， 再點(diǎn)選 Progam/Configure， 編程模 式選取 JTAG 模式 ， 點(diǎn)擊 STRAT 進(jìn)行文件加載 ， 直到加載進(jìn)度變?yōu)? 100%， 文件成功加 載完成。 二、 實(shí)驗(yàn)內(nèi)容與要求 計(jì)設(shè)置一位控制模的位 M，要求 M=0，模 23 計(jì)數(shù)；當(dāng) M=1，模 109 計(jì)數(shù)； 計(jì)數(shù)結(jié)果用三位數(shù)碼管顯示，顯示 BCD 碼； 利用 Quartus 軟件實(shí)現(xiàn)波形仿真； 應(yīng)用實(shí)驗(yàn)箱驗(yàn)證此計(jì)數(shù)器的功能。 USE 。計(jì)數(shù)器的個(gè)，十，百位 COUT:OUT STD_LOGIC。 模長信號(hào) BEGIN P1:PROCESS(CLK,R) 進(jìn)程 P1 分 出的頻率用來數(shù)碼管的位 BEGIN X=R。R 分頻 :R 是一個(gè)八位的二進(jìn)制數(shù) ELSE CLK1=39。23 WHEN 39。139。139。)。 THEN IF CNT8010 THEN CNT8 =CNT8+1。 SEL(2)=sel2 。 WHEN 001 = sel2=39。039。 END PROCESS 。 WHEN 0111 =SG=00000111。 WHEN J =MODEL ELSE 39。點(diǎn)擊 “ Hardware Setup” 按鈕，打開硬件設(shè)置口。 因此實(shí)驗(yàn)硬件測試結(jié)果與程序要實(shí)現(xiàn)的功能相符合。 掌握 VHDL 編寫中的一些小技巧。 二、數(shù)字時(shí)鐘設(shè)計(jì)方案 設(shè)計(jì)方案方框圖 功能設(shè)計(jì) 時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的數(shù)字；對秒、分 60進(jìn)制計(jì)數(shù)，即從 0到 59循環(huán)計(jì)數(shù)，對時(shí) 24進(jìn)制計(jì)數(shù)，即從 0到 23 循環(huán)計(jì)數(shù)。 use 。 enfen_2=((not setfen) and clk)。event and clk=39。 enfen_1=39。 end if。 use 。 enshi_2=((not setshi) and clk)。) then if(count(3 downto 0)=1001) then if(count1660) then if(count=01011001) then count=00000000。 enshi_1=39。 countfen計(jì)數(shù)到 59 時(shí)，下一個(gè) enfen（ imiao）、 clk到來時(shí)， enshi高電平，即向時(shí)進(jìn)位，同時(shí) countfen清零。 end shi。139。 end process。 entity baoshi is port( clk:in std_logic。 output=temp。 end case