eda課程設(shè)計(jì)82159先進(jìn)先出fifo資料緩沖器-預(yù)覽頁(yè)
【正文】 信號(hào)ready有效時(shí)，F(xiàn)IFO的輸出data_out使能；當(dāng)ready無(wú)效時(shí)，F(xiàn)IFO的輸出處于高阻態(tài)；當(dāng)寫(xiě)信號(hào)write有效時(shí)，8位寬的寄存器進(jìn)行寫(xiě)操作，信號(hào)rdinc和wrinc被用來(lái)作為寄存器讀和寫(xiě)指針遞增，以指示該位寄存器的讀和寫(xiě)。3．利用QuartusⅡ軟件對(duì)所設(shè)計(jì)的電路進(jìn)行仿真分析。 FIFO的使用 FIFO一般用于不同時(shí)鐘域之間的數(shù)據(jù)傳輸，比如FIFO的一端時(shí)AD數(shù)據(jù)采集，另一端時(shí)計(jì)算機(jī)的PCI總線，假設(shè)其AD采集的速率為16位100K SPS，那么每秒的數(shù)據(jù)量為100K16bit=,而PCI總線的速度為33MHz，總線寬度32bit,其最大傳輸速率為1056Mbps,在兩個(gè)不同的時(shí)鐘域間就可以采用FIFO來(lái)作為數(shù)據(jù)緩沖。如一個(gè)8位的FIFO，若深度為8，它可以存儲(chǔ)8個(gè)8位的數(shù)據(jù)，深度為12 ，就可以存儲(chǔ)12個(gè)8位的數(shù)據(jù)，F(xiàn)IFO的深度可大可小?！ M標(biāo)志：FIFO已滿或?qū)⒁獫M時(shí)由FIFO的狀態(tài)電路送出的一個(gè)信號(hào)，以阻止FIFO的寫(xiě)操作繼續(xù)向FIFO中寫(xiě)數(shù)據(jù)而造成溢出（overflow）?！ ∽x指針：指向下一個(gè)讀出地址。 FIFO的分類及設(shè)計(jì) 根均FIFO工作的時(shí)鐘域，可以將FIFO分為同步FIFO和異步FIFO。FIFO設(shè)計(jì)的難點(diǎn)在于怎樣判斷FIFO的空/滿狀態(tài)。一般是異步FIFO有空/滿標(biāo)志所產(chǎn)生問(wèn)題，但是在本次設(shè)計(jì)中暫不討論這個(gè)問(wèn)題。當(dāng)輸入通道打開(kāi)時(shí)，每來(lái)一個(gè)脈沖（由外部按鍵提供），向緩沖期內(nèi)輸入一個(gè)9位的數(shù)，與此同時(shí)內(nèi)部寄存器讀指針加1，準(zhǔn)備接受下一個(gè)需要暫存的數(shù)，下一個(gè)脈沖到來(lái)，再存一個(gè)數(shù)，讀指針再加1……當(dāng)輸出通道打開(kāi)時(shí)，每來(lái)一個(gè)脈沖輸出一個(gè)9位數(shù)，寫(xiě)指針加1，準(zhǔn)備輸出下一個(gè)9位數(shù)，同理進(jìn)行下一個(gè)數(shù)的輸出……由于輸入/輸出數(shù)據(jù)是按需進(jìn)行的，故設(shè)計(jì)脈沖由按鍵提供，為更好的進(jìn)行控制，加一個(gè)消抖電路使其每按一次內(nèi)部計(jì)數(shù)確定加1。rdptclr，wrptclr：緩沖器內(nèi)部讀寫(xiě)指針，用于規(guī)范內(nèi)部寄存器（編號(hào)0~7）的使用，兩指針初始狀態(tài)都指向0寄存器。data_in：放置將被輸入的數(shù)據(jù)。： FIFO元件圖 消抖電路本設(shè)計(jì)用外部按鍵產(chǎn)生脈沖來(lái)控制輸入輸出數(shù)據(jù)的個(gè)數(shù)，每一個(gè)脈沖對(duì)應(yīng)一個(gè)數(shù)據(jù)，同時(shí)對(duì)應(yīng)內(nèi)部寄存器的移位。為確保電路對(duì)按鍵的一次閉合僅作一次處理，必須去除按鍵抖動(dòng)。用程序分別編寫(xiě)D觸發(fā)器和2輸入與門，生成元件，供最后頂層原理圖使用。： 分頻器元件圖 頂層原理圖以上所描述模塊的程序編寫(xiě)均在同一工程下，由程序生成的元件也在該工程下。在調(diào)試過(guò)程中出現(xiàn)了部分問(wèn)題，由于輸入的管腳比較多，也用了很多撥碼開(kāi)關(guān)，在設(shè)置時(shí)，要小心區(qū)分。在本次的課程設(shè)計(jì)中，由于沒(méi)有完全讀懂課設(shè)要求，導(dǎo)致設(shè)計(jì)出來(lái)的FIFO的功能沒(méi)有完全達(dá)到要求，使我對(duì)自己的學(xué)習(xí)態(tài)度有了反思。use 。end。ponent anjian port( clk: in std_logic。ponent cpu port( q:std_logic_vector(0 to 4)。signal q1:std_logic_vector(0 to 4)。 a3:cpu port map(q=q1,data_out=data_out,data_in=data_in)。use 。end。beginp1:process(q) begin if q(2)=39。139。 when 3= data_out=data3。 when 7= data_out=data7。 elsif q(0)=39。 end process。 elsif q(3)=39。 when 2= data2=data_in。 when 6= data6=data_in。 end if。 分頻器程序：library ieee。 clk1: buffer std_logic)。event and clk=39。 else num1:=num1+1。end。entity anjian isport( clk: in std_logic。architecture arh of anjian is begin process(clk,d)begin
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