eda基于vhdl語言的出租車計價器課程設(shè)計-預(yù)覽頁
【正文】 0:3]，四位Data轉(zhuǎn)換，七段數(shù)碼管譯碼器Seg[0:6]。三、控制模塊：ClkStartPauseStop Scan[0:3] Seg[0:6]Money1Distance1 控制模塊控制模塊部分用于計程計費模塊的結(jié)合和銜接。其中計費數(shù)據(jù)送入顯示譯碼模塊進行譯碼，最后送至十元、元為單位對應(yīng)的數(shù)碼管上顯示，最大顯示為99元；計程數(shù)據(jù)送入顯示譯碼模塊進行譯碼，最后送至以公里為單位的數(shù)碼管上顯示，最大顯示為99公里。Seg[6:0]即為數(shù)碼管顯示編碼，根據(jù)計程計費模塊數(shù)據(jù)進行顯示。通過仿真驗證表明，本文所設(shè)計的出租車計價器能夠正常地顯示行駛的里程數(shù)和乘客應(yīng)付的費用，符合預(yù)定的計費標(biāo)準(zhǔn)和功能要求， 所示： 實驗箱實踐結(jié)果d. 9公里時 計費15元c. 7公里時 計費11元b. 6公里時 計費9元a. 5公里時 計費7元總結(jié)短短一個月的EDA課程設(shè)計已經(jīng)接近尾聲了，我們從挑選課設(shè)題目，查閱資料，到研究出總體設(shè)計，詳細設(shè)計，然后分工合作，再到最后的編程上機調(diào)試，修改程序，完善程序，收獲頗多。出租車計費系統(tǒng)設(shè)計中體現(xiàn)了VHDL覆蓋面廣，描述能力強，是一個多層次的硬件描述語言及FPGA器件速度快，使用方便，便于修改等特點。通過編程、下載后，該芯片已經(jīng)具備了原來需要使用復(fù)雜的數(shù)字電路實現(xiàn)的功能；更加了解和加深了對編制和調(diào)試程序的技巧，進一步提高了上機動手能力，培養(yǎng)了使用設(shè)計綜合電路的能力，養(yǎng)成了提供文檔資料的習(xí)慣和規(guī)范編程的思想。通過的對源代碼的修改，發(fā)現(xiàn)了一些易忽略的細節(jié)。課程設(shè)計結(jié)束了，但是從中學(xué)到的知識會讓我受益終身。在這次設(shè)計過程中，體現(xiàn)出自己單獨設(shè)計模具的能力以及綜合運用知識的能力，體會了學(xué)以致用、突出自己勞動成果的喜悅心情，從中發(fā)現(xiàn)自己平時學(xué)習(xí)的不足和薄弱環(huán)節(jié)，從而加以彌補。在此感謝我們的老師.，老師嚴謹細致、一絲不茍的作風(fēng)一直是我工作、學(xué)習(xí)中的榜樣；老師循循善誘的教導(dǎo)和不拘一格的思路給予我無盡的啟迪。參考文獻1) 《EDA技術(shù)與VHDL》 潘松 黃繼業(yè) 編著 清華大學(xué)出版社2) 《EDA實用技術(shù)》 宋嘉玉 孫麗霞 編著 人民郵電出版社3) 《VHDL電路設(shè)計實用技術(shù)》 齊洪喜 陸穎 編著 清華大學(xué)出版社 4) 《EDA實用技術(shù)及應(yīng)用》 劉艷萍 高振斌 李志軍 編著 國防工業(yè)出版社 5) 《EDA應(yīng)用技術(shù)》 章彬宏 主編 北京理工大學(xué)出版社 6) 《EDA應(yīng)用技術(shù)及應(yīng)用》 姜波 郭宏 編著 哈爾濱工業(yè)大學(xué)出版社附錄A 電路圖一、電路圖二、PCB圖三、3D仿真圖附錄B 程序代碼一、top頂層文件library ieee。entity top isport(clk:IN STD_LOGIC。 clk1khz:in std_logic。architecture ttt of top isponent taxi port(clk:IN STD_LOGIC。 money:OUT INTEGER RANGE 0 TO 29。 money_in:in integer range 0 to 29。end ponent。 u2:decoder port map(clk1khz,money1,distance1,scan,seg7)。use 。 pause:IN STD_LOGIC。architecture one of taxi isbegin PROCESS(clk,start,stop,pause) VARIABLE money_reg:INTEGER RANGE 0 TO 29。BEGIN IF stop=39。 num:=0。 distance_reg:=0。139。 money_reg:=money_reg+1。039。039。 IF distance_reg3 THEN money_reg:= money_reg+2。 END IF。 END PROCESS。use 。scan:out std_logic_vector(3 downto 0)。signal m_one,m_ten:std_logic_vector(3 downto 0)。begin if clk1khz39。b1_b:=0000。b1:=b1+1。elsif b1=money_in thenm_one=b1_a。b1:=0。process(clk1khz,distance_in)variable b2:integer range 0 to 29。139。elsif b2_a=9 thenb2_a:=0000。b2:=b2+1。elsif b2distance_in thenb2_a:=0000。end if。event and clk1khz=39。case t iswhen00=data=m_one。when10=data=d_one。end case。when0010=seg7=0010010。when0110=seg7=0100000。when others=seg7=1111111。23
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