【正文】 在科學(xué)飛速發(fā)展的今天，世界已進(jìn)入了數(shù)字化、信息化的時(shí)代。通過使用FPGA/CPLD，可得到降低成本和上市時(shí)間快等的好處。本課題的目的是設(shè)計(jì)出一個(gè)具有通用性的輸入信號(hào)的位同步提取系統(tǒng)，系統(tǒng)可以實(shí)現(xiàn)10Hz~1MHz的信號(hào)同步，使用單片機(jī)進(jìn)行實(shí)時(shí)控制現(xiàn)場(chǎng)可編程邏輯門陣列FPGA完成對(duì)同步信號(hào)的提取。在通信系統(tǒng)中，同步具有相當(dāng)重要的地位。數(shù)字通信中，除了有載波同步的問題之外，還有位同步的問題。我們把在接收端產(chǎn)生于接收碼元的重復(fù)頻率和相位一致的定時(shí)脈沖序列的過程稱為碼元同步或位同步，而稱這個(gè)定時(shí)脈沖序列為碼元同步脈沖或位同步脈沖。然而，隨著數(shù)字通信的發(fā)展，特別是計(jì)算機(jī)通信及計(jì)算網(wǎng)絡(luò)的發(fā)展，通信系統(tǒng)也由點(diǎn)對(duì)點(diǎn)的通信發(fā)展到多點(diǎn)間的通信，顯然，為了保證通信網(wǎng)內(nèi)各用戶之間可靠的進(jìn)行數(shù)據(jù)交換，還必須實(shí)現(xiàn)網(wǎng)同步，即在通信網(wǎng)內(nèi)由一個(gè)統(tǒng)一的時(shí)間節(jié)拍標(biāo)準(zhǔn)。從通用集成電路到專用集成電路構(gòu)造的電子系統(tǒng)，因此EDA技術(shù)研究的范疇相當(dāng)廣泛?？v觀可編程邏輯器件的發(fā)展史，它在結(jié)構(gòu)原理、集成規(guī)模、下載方式、邏輯設(shè)計(jì)手段等方面的每一次進(jìn)步都為現(xiàn)代電子設(shè)計(jì)技術(shù)的革命與發(fā)展提供了不可或缺的強(qiáng)大動(dòng)力。它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)。自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局線、仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。而模擬電子系統(tǒng)的EDA正在進(jìn)入實(shí)用，其初期的EDA工具不一定需要硬件描述語言。CPLD／FPGA是80年代中后期出現(xiàn)的，其特點(diǎn)是具有用戶可編程的特性。如果按功能劃分，它由8個(gè)部件組成，即微處理器（CPU）、數(shù)據(jù)存儲(chǔ)器（RAM）、程序存儲(chǔ)器（ROM）、I/O口（P0口、P1口、P2口、P3口）、串行口、定時(shí)器/計(jì)數(shù)器、中斷系統(tǒng)及特殊功能寄存器（SFR）。由于半導(dǎo)體技術(shù)的飛躍發(fā)展，數(shù)字系統(tǒng)應(yīng)用經(jīng)歷了分立元件、小規(guī)模集成電路(SSI)、中規(guī)模集成電路(MSI)和大規(guī)模集成電路(LSI)及超大規(guī)模集成電路(VLSI)的發(fā)展過程，數(shù)字系統(tǒng)應(yīng)用的基本特征也由中小規(guī)模集成度的標(biāo)準(zhǔn)通用集成電路向用戶定制的專用集成電路(ASIC)過渡。FPGA器件的產(chǎn)生將半定制的門陣列電路的優(yōu)點(diǎn)和可編程邏輯器件的用戶可編程特性結(jié)合在一起，使其不僅包含大量的門電路，具有高速度，使設(shè)計(jì)的電子產(chǎn)品達(dá)到小型化、集成化和高可靠性，而且器件具有用戶可編程特性，大大縮短了設(shè)計(jì)周期，減少了設(shè)計(jì)費(fèi)用，降低了設(shè)計(jì)風(fēng)險(xiǎn)。用幾十片PAL、GAL或幾百片標(biāo)準(zhǔn)數(shù)字集成電路搭成的系統(tǒng)用一片F(xiàn)PGA就可以實(shí)現(xiàn)。多數(shù)FPGA都既能重復(fù)編程，又可以重復(fù)使用，還可在開發(fā)系統(tǒng)中直接進(jìn)行仿真。FPGA已經(jīng)成功地應(yīng)用于計(jì)算機(jī)硬件、工業(yè)控制、遙感遙測(cè)、雷達(dá)聲納、數(shù)據(jù)處理、智能儀表、廣播電視和醫(yī)療電子等多種領(lǐng)域中。一個(gè)FPGA可能包含有靜態(tài)存儲(chǔ)單元，它們?cè)试S內(nèi)部的模式在器件被制造以后再被加載或修改。據(jù)此可把FPGA分為兩大類，即細(xì)粒度（finegrain）和粗粒度(coarsegrain)。而粗粒度FPGA功能塊規(guī)模較大并且功能較強(qiáng)。它采用分段互連線，利用不同長(zhǎng)度的多種金屬線經(jīng)傳輸管將各種邏輯單元連接起來。公司在提供解決方案的領(lǐng)域一直處于領(lǐng)先地位。內(nèi)部主要有以下組成部分： 邏輯陣列塊(logic array blocks) 宏單元(macrocells) 擴(kuò)展乘積項(xiàng)(expanded product terms) 可編程互聯(lián)陣列(programmable interconnect array) 控制塊(I/O control blocks) MAX 7000芯片包含有4個(gè)專用的輸入管腳，可以用來作為普通的輸入管腳或者是作為每一個(gè)宏單元和I/O管腳的高速、全局控制信號(hào)(時(shí)鐘、清零和2個(gè)輸出使能)。設(shè)計(jì)后期：為系統(tǒng)軟件和硬件的測(cè)試生產(chǎn)測(cè)試程序和測(cè)試矢量。 ：設(shè)計(jì)輸入設(shè)計(jì)編譯設(shè)計(jì)驗(yàn)證編程及硬件測(cè)試布爾方程輸入真值表輸入硬件描述語言輸入圖形輸入波形輸入狀態(tài)輸入設(shè)計(jì)器件匹配設(shè)計(jì)劃分設(shè)計(jì)規(guī)范檢查時(shí)序分析多芯片模擬時(shí)序模擬功能模擬 FPGA開發(fā)流程 C語言C語言是當(dāng)今世界最流行的語言之一，它集計(jì)算機(jī)語言的優(yōu)點(diǎn)于一身，成為具有較強(qiáng)生命力的程序設(shè)計(jì)語言。又有高級(jí)語言面向用戶、容易記憶、方便閱讀和書寫的優(yōu)點(diǎn)。 3．使用方便、靈活，可以使程序簡(jiǎn)潔、緊湊。 5．允許直接訪問物理地址，能實(shí)現(xiàn)二進(jìn)制位操作。1985年Moorby推出它的第三個(gè)商用仿真器VerilogXL，獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。在 MAX + PLUS II軟件提供的設(shè)計(jì)環(huán)境中可以完成設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和器件編程四個(gè)設(shè)計(jì)階段。并且可以在設(shè)計(jì)文件中加載不同的激勵(lì)，觀察中間結(jié)果以及輸出波形。因?yàn)镃PLD／FPGA芯片能夠可重復(fù)編程，所以如果動(dòng)態(tài)時(shí)序驗(yàn)證的結(jié)果不能滿足用戶的需要時(shí)，用戶可以返回到設(shè)計(jì)階段重新設(shè)計(jì)，然后重復(fù)上面的步驟，最終達(dá)到設(shè)計(jì)要求?？刂茰y(cè)頻模塊輸出顯示的功能是： 單片機(jī)根據(jù)按鍵的指示，如果在自動(dòng)等待狀態(tài)，“確認(rèn)”后，單片機(jī)控制測(cè)頻部分，進(jìn)行對(duì)輸入信號(hào)的頻率測(cè)量，然后將測(cè)量結(jié)果以十進(jìn)制顯示出來；若已知信號(hào)頻率，便可根據(jù)顯示結(jié)果來判斷系統(tǒng)的同步性。防串鍵：利用輪回技術(shù)，按順序依次產(chǎn)生相應(yīng)的鍵碼。不同鍵碼實(shí)現(xiàn)不同功能。因此，需加入測(cè)頻模塊。 第三，單片機(jī)定時(shí)結(jié)束，封鎖輸入與門。由于人眼有視覺誤差的特點(diǎn)，掃描速度到達(dá)一定程度是，人眼就會(huì)出現(xiàn)數(shù)碼管全亮的錯(cuò)覺。這些都表明，數(shù)字鎖相環(huán)的發(fā)展勢(shì)必然的。它由數(shù)字鑒相器、數(shù)字濾波器與數(shù)字壓控振蕩器三個(gè)數(shù)字電路部件組成。通過了解系統(tǒng)需求，選擇了8051型單片機(jī)。其中T0用作定時(shí)器，采用工作方式一，定時(shí)為50ms；T1用作計(jì)數(shù)器，用來測(cè)量輸入信號(hào)的頻率。通過判斷計(jì)數(shù)器是否為零，決定服務(wù)程序的執(zhí)行。因?yàn)镸UX+PLUS II給FPGA設(shè)計(jì)帶來了很大的靈活性，并有著較強(qiáng)的混合設(shè)計(jì)方式。在本節(jié)，將會(huì)給出這些問題的解決方法?！?”，~“1”，即向P2口發(fā)送掃描碼FEH,接著輸入列檢查信號(hào)，若全為“1”，表示不在第一行，其余為“1”，在讀入列信號(hào)……這樣逐行發(fā)“0”掃描碼，直到找到按下鍵所在的行，將該掃描碼去反保留。這樣會(huì)引起對(duì)鍵的多次讀入。b、掃描是否有鍵按下。e、根據(jù)得到的特征值，判斷按鍵執(zhí)行相應(yīng)的程序。0xF0)!=0xF0) { dlms()。0x10)!=0 {P2=scode。 ruturn((~scode)+(~record))。 測(cè)頻部分 測(cè)頻部分的設(shè)計(jì)和實(shí)現(xiàn)主要分為電路設(shè)計(jì)與軟件編程設(shè)計(jì)。因此還要加入一個(gè)附加電路，起到一個(gè)二分頻的作用，這樣測(cè)量頻率就可達(dá)到1MHz。而后，被側(cè)脈沖上升通過G2送T1計(jì)數(shù)；同時(shí)啟動(dòng)計(jì)時(shí)開始，直到定時(shí)結(jié)束，從P6_ctrr發(fā)一個(gè)負(fù)脈沖，清零U2，封鎖G2，停止T/C1計(jì)數(shù)，完成一次頻率采樣過程。設(shè)T/C0為高優(yōu)先級(jí)，允許計(jì)數(shù)中斷過程定時(shí)中斷，即定時(shí)時(shí)間到就終止計(jì)數(shù)。在顯示電路中，我使用了MAX+PLUS II軟件中的7448芯片，還根據(jù)實(shí)際需要設(shè)計(jì)掃描和數(shù)據(jù)鎖存口。該端口主要用于測(cè)試數(shù)碼管的好壞。 所試： 掃描顯示外部電路圖圖中l(wèi)adisplay模塊的輸入引腳分為以下兩部分：數(shù)據(jù)輸入控制部分：主要包括CS（片選）、WR（寫入）、ADD[2..0]（內(nèi)部數(shù)據(jù)存儲(chǔ)器地址）、DATA[6..0]（數(shù)據(jù)輸入）。設(shè)計(jì)程序如下：always(posedge wr) begin if(!cs) case(add) ’d0:mymem[6:0]=data。 ’d4:mymem[34:28]=data。 end case end always(posedge clk)begin case(t) ’d0:begin qout=mymem[6:0]。 end ’d2:begin qout=mymem[20:14]。 end ’d4:begin qout=mymem[34:28]。 end ’d6:begin qout=mymem[48:42]。 endendcase t=t+1。鑒相器：在數(shù)字電子設(shè)計(jì)中，常用的鑒相器主要有異或門鑒相器（XORPD）和邊沿觸發(fā)式鑒相器（ECPD）。在本設(shè)計(jì)中使用異或門鑒相器（XORPD）。脈沖加減電路（I/D線路）：脈沖加減電路實(shí)現(xiàn)了對(duì)輸入信號(hào)頻率和相位的跟蹤和調(diào)整，最終使輸出信號(hào)鎖定在輸入信號(hào)的頻率和信號(hào)上，從而達(dá)到同步的目的。 鑒相器的選擇早期的鑒相器大都是模擬鑒相器，由非線性器件構(gòu)成。由于K計(jì)數(shù)器受單片機(jī)的控制，因此要符合單片機(jī)接口的原則。 end default:begin nmod=’h0000。設(shè)計(jì)程序（Verilog語言描述）如下：always(posedge CLK) begin if(~du) begin if(ncout=nmod) begin bf=’b1。 bf=’b0。 ncout=nmod。 endend經(jīng)過MAX+PLUS ： 可編程K可逆計(jì)數(shù)器仿真結(jié)果從圖中可知，在wr上升沿（a處），cs為低電平，data為模值選擇系數(shù)。 I/D線路的設(shè)計(jì)I/D在電路設(shè)計(jì)中，脈沖加減電路利用外來的增加和扣除脈沖使I/D線路輸出信號(hào)到N分頻器，實(shí)現(xiàn)了對(duì)輸入信號(hào)頻率和相位的跟蹤、調(diào)整，最后使輸出信號(hào)鎖定在輸入信號(hào)的頻率和相位上。and (f1,wclkl,q)。end 可編程N(yùn)分頻器的設(shè)計(jì)在本次設(shè)計(jì)的鎖向環(huán)中，要求根據(jù)需要來改變N值，通過這種方法，就可以改變整個(gè)環(huán)路的輸出信號(hào)Fout。設(shè)計(jì)程序（Verilog語言描述）如下：always(posedge wr) begin if(~cs)begin if(~a0) nmod[7..0]=data。在預(yù)先輸入模值的情況下，當(dāng)有時(shí)鐘輸入時(shí)，其內(nèi)部計(jì)數(shù)器作減計(jì)數(shù)，當(dāng)減到零時(shí)，輸出一個(gè)脈沖，用來驅(qū)動(dòng)一個(gè)D觸發(fā)器，從而輸出一個(gè)比較標(biāo)準(zhǔn)高的方波。 ncout=ncout1。鎖相環(huán)路由初始到捕捉再到同步鎖定的功能。I/D線路輸出脈沖重復(fù)頻率應(yīng)是其中心輸出頻率2Nfc/2,加上增加或扣除周期的脈沖重復(fù)頻率，即 （43）因此，由環(huán)路輸出頻率 （44） 由于的最大值為1，因此由上式可得環(huán)路鎖定頻率范圍是： （45） 顯然，當(dāng)環(huán)路進(jìn)入鎖定狀態(tài)，有=fin,但是兩個(gè)信號(hào)之間仍存在一定的穩(wěn)態(tài)相差。 自動(dòng)和人工狀態(tài)公用的狀態(tài)主要有等待狀態(tài)STATE_WAIT，捕捉狀態(tài)STATE_CAP，同步狀態(tài)STATE_SYN，同步等待狀態(tài)STATE_SYN_WAIT，捕捉次數(shù)標(biāo)志位CAP。我們將各個(gè)FPGA中的模塊的管腳都進(jìn)行命名，相連的管腳賦同樣的名字，這樣做，一方面減輕了連接的工作量，另一方面，也便于觀察。 解決方法：檢測(cè)單片機(jī)程序，使用狀態(tài)轉(zhuǎn)變過程前，將原狀態(tài)指示部分全部置0，然后將下一個(gè)狀態(tài)指示設(shè)為1。在此謹(jǐn)向恩師致以由衷的感謝和崇高的敬意。Ulong bcdlong。 //測(cè)頻清零狀態(tài)sbit P17_CTRC=p1^7。 //等待狀態(tài)：（STATE_AUTO:等待ent。//STATE_MAN_SYN。 //捕捉狀態(tài)時(shí)，第一次和每二次的狀態(tài)標(biāo)志//bit startled=1。 //消隱檢測(cè)程序 bit fout=0。i0。STATELED_ALARM=0。 P2=0xF0。0xF0)!0xF0) {scode=0xFE。0xf0)!=0xf0) {recode = (P2amp。}}}return(0)。 TL0=0xB0。void bcdchange(void) { bcdlong=(ulong)rate/10000000。 }else{ bcdchar=(bcdchar+0x70)。 Ratebcd[7]=bcdchar。 Ratebcd[6]=bcdchar。}}else { bcdchar=bcdchar+0x70。if(bin=0) { if(bcdchar==0){ bcdchar=bcdchar+0x00。 bin=1。 / /萬位顯示Bcdlong=(ulong)bcdlong/10000。 }Else{ bcdchar=bcdchar+0X70。 ratebcd[4]=bcdchar。 ratebcd[3]=bcdchar。}}else{ bcdchar=bcdchar+0x70。 ratebcd[2]=bcdchar。}}else { bcdchar=bcdchar+0X70。 ratebcd[1]=bcdchar。}}else { bcdchar=bcdchar+0x70。 }else { bcdchar=bcdchar+0X70。 ratebcd[0]=bcdchar。PORTBW_LADIS=ratebcd[6]。PORTB_L