基于cpld的單片機pci接口設計-預覽頁
【正文】 配置寫 0 1 0 0 保留 1 1 0 0 存儲器多行讀 0 1 0 1 保留 1 1 0 1 雙地址周期 0 1 1 0 存儲器讀 1 1 1 0 存儲器一行讀 0 1 1 1 存儲器寫 1 1 1 1 存儲器寫并無效 PCI總線上所有的數據傳輸基本上都由以下三條信號線控制。由主設備驅動，表示主設備已經準備好進行數據傳輸。另外，還有IDSEL信號用來在配置空間讀寫期間作為片選信號。 CPLD設計規(guī)劃出于對單片機和CPLD處理能力和系統(tǒng)成本的考慮，下面的規(guī)劃不支持PCI總線的線性突傳輸等需要連續(xù)幾個數據周期的讀寫方式，而僅支持一個址周期加一個數據周期的讀寫方式。當單片機往pci_cbe寄存器寫入一個字節(jié)的時候，會復位CPLD中的狀態(tài)機，觸發(fā)CPLD進行PCI總線的讀寫操作；單片機則通過查詢pci_request寄存器得知讀寫操作完成，再從pci_data寄存器讀出PCI設備返回的數據。另外一方面，一旦TRDY信號線變?yōu)榈碗娖?，AD[31～0]線上的數據被送入pci_data寄存器，而C/BE[3～0]線上的數據被送入pci_request寄存器的低4位。當TRDY有效時。這幾位的實現可參考源程序。以下是ABEL HDL主要源碼。READ0 : INPUTWRITE0 : INPUT。AD[31..] : BIDIR。)VARIABLEdecoder : 16dmux。pci_datas0 : 8DFFE。pci_data1 : mylatch8。s2=B10。=enareg[0]amp。=enareg[1]amp。[]=P0[]。=!TRDY0。=!TRDY0。=P2[7]amp。pci_request[5].data=FRAME0。!READ0 amp。eread。my_P0_data2[].in=[]。my_P0_data3[].oe=enareg[8]amp。my_P0_request[].oe=enareg[13]amp。out_P0[]=my_P0_data2[]。enclr=enareg[0]amp。=!IRDY0。=enclr。WHEN s2 = IF THEN ss =s3。END CASE。my_CBE_c[].in=[3..0]。FRAME0。out_AD[]=my_AD_data[]。CBE[]=out_CBE[]。然后，傳遞適當的參數給以下兩個讀寫子函數，即可完成對PCI設備配置空間、I/O空間、存儲器空間的讀寫操作。利用這一點可以進行差錯檢驗和故障判斷，視具體應用而定。sbit VALID=request^7。while(!IRDY0 amp。savedata2=pci_data2。pci_address0=addr。while(!(IRDY0
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