【正文】 BDXI / OYI / OX第 4 章內(nèi) ?部存儲器 基本單元有兩條選擇線 。 當(dāng)寫入時 ， 寫入信號自 I/O端進入 ， 例如要寫入 “ 1”， 則 I/O為 “ 1”， I/O為 “ 0”， 當(dāng) X＝ 1且 Y＝ 1時 ， I/O和 A相連使 A＝ 1， I/O和 B相連使 B＝ 0， 無論雙穩(wěn)態(tài)觸發(fā)器原來為什么狀態(tài) ， 都會強迫 T1截止 、 T2導(dǎo)通 。 要把信息讀出 ， 同時要使 X＝ Y＝ 1， 則要 T T8全部導(dǎo)通 ， A、 B分別與 I/O、 I/O相連 ， 存儲電路的狀態(tài)信號送至 I/O和 I/O線上 。 它有 1024個基本電路 ， 排列成 32 32的矩陣 。當(dāng)輸入有 A4～ A0的一組 5位二進制數(shù)時，譯碼器有 1根輸出線為 1，其余為 0。當(dāng)輸入有 A9～ A5的一組 5位二進制數(shù)時，列線譯碼器有 1根輸出線為 1，其余為 0。位于 X31和 Y1交叉處的基本電路被選中，能夠進行讀 /寫操作。 列按 8位分組 ， 每一行的 128個基本電路被分成 16組 ，每組 8個基本電路 。 圖 46畫出了 2?K字 8位 /字的存儲器電路圖 。當(dāng)只使用 1個譯碼器時，地址譯碼輸出線將有 1024根，每根輸出線代表 1只驅(qū)動管，可見存儲體普遍采用矩陣結(jié)構(gòu)。64K位 SRAM就有 64K 64 64K 8三種標準結(jié)構(gòu) 。 10根地址線中的 6根 A3～ A8用于行選，產(chǎn)生 64條行選線；另外 4根 A0～ A A9用于列選，產(chǎn)生 16條列選線。＝ 0時寫有效； WE＝ 1時讀有效。內(nèi)部存儲體為128 128矩陣結(jié)構(gòu) (因 2?KB＝ 128 128位 )。每次讀 /寫都能完成 8位二進制信息的操作。 第 4 章內(nèi) ?部存儲器 2． DRAM的刷新結(jié)構(gòu) 現(xiàn)以 Intel 2164A為例說明 DRAM的內(nèi)部結(jié)構(gòu)。圖 415是引腳、邏輯符號和地址分時輸入示意圖。若 RAS＝ 0、 CAS＝ 1，則 A0～ A7上地址信息經(jīng)行譯碼鎖存為 A0～ A7信號；若RAS＝ CAS＝ 0，則 A0～ A7上地址信息經(jīng)列譯碼鎖存為 A8～A15信號； RAS和 CAS不能同時為 0。 由于每個128 128位矩陣都有 1個自己的讀出放大器 ， 因此被選中的 1行中 ， 128個基本電路中存放的信息都會被選送到 128個讀出放大器中 ， 在那里進行鑒別 、 鎖存或刷新 。 和行地址相交 ， 將有 4個單元選中 。 WE＝ 0時寫有效 ， 數(shù)據(jù)從 DIN輸入； WE＝ 1時讀有效 ， 數(shù)據(jù)從 DOUT輸出 。 電容上的電荷能夠維持的時間大約為 2 ms， 因此必須在 2 ms內(nèi)把所有基本電路刷新一遍 ， 給那些原來有電荷的電容及時充電 。 5位行地址出現(xiàn)的時候 ，可以選中 1行 。 存儲器 12條地址線中的 A11和 A10用于選擇 4組中的 1組 ，片內(nèi)地址 A9～ A0和 R/W控制信號完成對 8個基本電路的讀 /寫操作 。 第 4 章內(nèi) ?部存儲器 定期實施刷新的方式稱為定時集中刷新 。 例如 64 64位矩陣 ，刷新間隔為 2ms， 讀 /寫周期為 ， 共有 5000個周期 。 第 4 章內(nèi) ?部存儲器 分散刷新如圖 416(b)所示 。 這種方式的缺點是在 2?ms內(nèi)頻繁地對存儲器進行了多次刷新 。 第 4 章內(nèi) ?部存儲器 讀寫周期1 9 7 4 . 4 ? s刷新2 5 . 6 ? s刷新間隔 2 m s( a )讀寫 刷新 讀寫 刷新( b )刷新 刷新 刷新 刷新( c )圖 416 集中刷新和分散刷新 第 4 章內(nèi) ?部存儲器 ( b )定時刷新訪問存取操作刷新控制器訪問 / 刷新存儲器( a )刷新控制器訪問 / 刷新存儲器存取操作/ 刷新刷新控制器訪問 / 刷新存儲器刷新同步脈沖( c ) 圖 417 刷新方法 (a) 非同步刷新方法； (b) 同步刷新方法； (c) 半同步刷新方法 第 4 章內(nèi) ?部存儲器 (1) 非同步刷新方法：刷新操作和訪問存儲器操作是相互獨立的兩件事 ， 彼此無關(guān) 。 (3) 半同步刷新方法：利用時鐘脈沖上升沿同步處理 CPU的讀 /寫操作，在下降沿同步定時刷新。片選信號 用作三態(tài)門控制端 。 CSCS CS第 4 章內(nèi) ?部存儲器 行地址譯碼器00011011列地址譯碼器00011011A0A1A2A3CS片選＋ VDD1 ～ 4 字字選線5 ～ 8 字字選線9 ～ 12 字字選線13 ～ 16 字字選線圖 418 16 1位 ROM 第 4 章內(nèi) ?部存儲器 EPROM 上世紀 70年代初期開發(fā)出的 EPROM存儲芯片，集成度高、價格低廉、可由用戶改寫，適于研究工作中使用。生產(chǎn)廠家制造時，浮空多晶硅柵上全無電荷，預(yù)示著全為 1(或 0)。當(dāng)紫外線通過窗口照到浮空多晶硅柵時 ， 被絕緣的硅柵電荷將變成光電流泄漏掉 ， 又回到原始狀態(tài)可以重新被寫 。 為防止泄漏丟失數(shù)據(jù) ， 不擦除時應(yīng)當(dāng)在照射窗口處貼上不透光的保護膜 。 7條用于行譯碼 ， 選擇 128行中的 1行； 4條用于列譯碼 ， 選擇 16組中的 1組 ， 每組有 8位同時被讀出 。 第 4 章內(nèi) ?部存儲器 表 42 2716的工作方式 引腳 方式 CE OE VPP 數(shù)據(jù)總線 讀出 0 0 ＋ 5 V DOUT輸出 未選中 — 1 ＋ 5 V 高阻 待機 1 — ＋ 5 V 高阻 編程輸入 50 ms 正脈沖 1 ＋ 25 V D IN 校驗編程內(nèi)容 0 0 ＋ 25 V D OUT 禁止編程 0 1 ＋ 25 V 高阻 第 4 章內(nèi) ?部存儲器 1012345678911121314VPP271282827262524232221201918171615P G MOECEVCCA13A10O7A12A7A6A5A4A3A2A1A0O0O1O22716A7A6A5A4A3A2A1A0O0O1O22764A7A6A5A4A3A2A1A0O0O1O2VPPA1227256A7A6A5A4A3A2A1A0O0O1O2VPPA12A8A9A1 1O6O5O4O327128OECEVCCA10O7A8A9VPPO6O5O4O32716PP/VOECE2732AVCCA10O7A8A9A1 1O6O5O4O32764VCCP G MNCA8A9A1 1OEA10CEO7O6O5O4O327256VCCA14A13A8A9A11OEA10CEO7O6O5O4O3G N DG N DG N DG N DA7A6A5A4A3A2A1A0O0O1O2G N D2732A圖 421 Intel 27系列 EPROM引腳排列 第 4 章內(nèi) ?部存儲器 E2PROM 組成 E2PROM的基本存儲電路和 EPROM的基本存儲電路類似，不同的是 E2PROM的漏極上增加了 1只隧道二極管，在外電場作用下，能夠使浮空柵上的電荷流向漏極，實現(xiàn)擦除；反之也可以將電荷充進浮空柵。 (2) 編程寫入時自動先擦除 ， 不需要單獨設(shè)置擦除操作 ， 因而硬件電路無特殊要求 。在實際操作中要保證有足夠長的寫入時間。 Intel 2864A是 8K 8位 E2PROM芯片 ， 讀出時間為 200～350ns， 字節(jié)編程寫入時間為 10～ 20ns， 維持電流為 60mA。 8條數(shù)據(jù)線 I/O0～ I/O7在 CPU正常操作中用作讀出字節(jié)數(shù)據(jù)；在編程寫入時用作傳送要寫入存儲單元的數(shù)據(jù)?！白x出”是指 CPU在讀操作指令指揮下，從存儲單元之中取出數(shù)據(jù)并送往 CPU內(nèi)部寄存器的全過程。寫入方式分為字節(jié)寫入和頁面寫入兩種。 第 4 章內(nèi) ?部存儲器 Flash存儲器的基本存儲電路由一只 CMOS管構(gòu)成，如圖 424所示。狀態(tài)轉(zhuǎn)換過程十分簡單，如果有導(dǎo)電溝道存在，則浮空柵極上有感應(yīng)電荷，這時只需撤走源、漏之間電壓，而在源柵之間加一正向電壓，導(dǎo)電溝道即消失，浮空柵上的感應(yīng)電荷也消失。 使用時帶電插拔 、 即插即用 ， 十分方便 。第 1級由 SRAM集成在 CPU內(nèi)，能和 CPU內(nèi)部寄存器有幾乎相同的存取速度；第 2級在 CPU外，通常使用 SB SRAM組成。其內(nèi)部結(jié)構(gòu)如圖 425所示。 而 SB SRAM的各功能部件能并行工作 ， 從而大大加快了數(shù)據(jù)的存取 。 而 SDRAM的讀 /寫操作雖然也離不開上述步驟 ， 但它的各項動作均受系統(tǒng)時鐘的控制 ， 在同步時鐘脈沖的指揮下實現(xiàn)并行操作 。 第 4 章內(nèi) ?部存儲器 行列地址譯碼和存儲矩陣第 0 組控制邏輯行列地址譯碼和存儲矩陣第 1 組行列地址譯碼和存儲矩陣第 2 組行列地址譯碼和存儲矩陣第 3 組CBI /O 緩沖DB ( 8 )地址緩沖和刷新AB圖 428 4組 SD RAM 第 4 章內(nèi) ?部存儲器 RDRAM是突發(fā)存取的高速動態(tài)隨機存儲器 Rambus DRAM的簡稱，它是繼 SD RAM之后存取速度更高的新型存儲器，由美國 Rambus公司開發(fā)，其內(nèi)部結(jié)構(gòu)和對外接口都和DRAM完全不同。而它對工作環(huán)境的要求較低，整個芯片甚至于可以在。一般的奔騰機配有 72線或 168線插座，前者可用于插入 EDO DRAM內(nèi)存條，后者可用于插入 SDAM或 EDO DRAM內(nèi)存條，并且?guī)в?接口，用于帶電插取 Flash Memory。 CPU的地址線通常多于存儲器芯片的地址線數(shù)，多余的 CPU地址線要經(jīng)過地址譯碼器產(chǎn)生芯片選擇信號，把組成 1個存儲器的多個芯片區(qū)分開，同時也把 RAM和ROM區(qū)分開，讓它們各自有自己的地址空間。 不同的譯碼法使得存儲器芯片有不同的地址空間 。 第 4 章內(nèi) ?部存儲器 (3) 控制線的連接。 解 (1) 組成存儲器需要芯片數(shù)＝存儲器容量 /芯片容量＝64K 8/16K 8＝ 4片 。 數(shù)據(jù)線 、 控制線對接 。片選地址譯碼器為6∶ 64的譯碼器，從譯碼器輸出的 64根線中取出 4根接 4個 CS，有很多種選取方法，需要看內(nèi)存空間的地址分配。存儲器與CPU的連接如圖 429所示。 CPU的一部分地址線參加譯碼，由于有 4條CS需接譯碼器輸出，因此輸入端只需 2根地址線，可以任意選取，選用的地址線不同，芯片所占存儲空間也不同。 第 4 章內(nèi) ?部存儲器 ③ 線選法。各芯片的存儲空間地址分配為 (也可選擇其它地址線，地址分配將不同 )： 第 4 章內(nèi) ?部存儲器 表 412 CPU 20條地址線接法 (線選法 ) A 0 ～ A 13 ，接芯片 A 14 ～ A 1 7 ， 反相后接各組 CS AB ， 20 根： A 0 ～ A 19 A 1 8 、 A 19 ，空 第 4 章內(nèi) ?部存儲器 A19A18空A17A16A15A14去各芯片 端CS去各芯片地址線8 0 8 8A0～ A13圖 431 線選法 第 4 章內(nèi) ?部存儲器 芯片 1： XX00 0100 0000 0000 0000B ～ XX00 0111 1111 1111 1111B 芯