前瞻網(wǎng)路安全處理器及相關(guān)soc設(shè)計(jì)與測(cè)試技術(shù)研發(fā)-預(yù)覽頁(yè)
【正文】 2 . 9 %分項(xiàng)計(jì)畫(huà) B主持人經(jīng)歷 主持人 現(xiàn)職 專長(zhǎng)及經(jīng)歷 李政崑 清華大學(xué)資訊工程 教授兼副系主任 ? 專長(zhǎng) : Compilers ? ICPP Most Original Paper Award, 1997 ? 指導(dǎo)博士班學(xué)生榮獲 1999年中華民國(guó)資訊協(xié)會(huì)最佳博士論文佳作奬 ? 教育部產(chǎn)學(xué)合作奬 (89學(xué)年度 ) 吳中浩 清華大學(xué)資訊工程 教授 ? 專長(zhǎng) : 設(shè)計(jì)自動(dòng)化、大型積體電路之設(shè)計(jì)方法 ? 美國(guó)加州大學(xué) IRVINE 分校博士 ? 多篇 IEEE and ACM transactions 著作 ? 訪問(wèn)學(xué)人在 Quickturn Desifn Systems Inc.,19951996 黃婷婷 清華大學(xué)資訊工程 教授 ? 專長(zhǎng) : Low power design, synthesis, and FPGA design ? 賓州州立大學(xué)資訊系博士 ? 國(guó)科會(huì)計(jì)畫(huà) 單晶片系統(tǒng)之邏輯合成技術(shù)研究 (88/0791/08 ) 張世杰 清華大學(xué)資訊工程 教授 ? 專長(zhǎng) : VLSI design, VLSI design automation ? :University of California at Santa Barbara ? 國(guó)科會(huì)計(jì)畫(huà) 連結(jié)佈局與佈局後的邏輯 /實(shí)體共同合成與優(yōu)化 黃柏鈞 清華大學(xué)電機(jī)系 助理教授 ? 專長(zhǎng) :類比積體電路 ,通訊積體電路 ? 國(guó)立中央大學(xué)電機(jī)工程研究所博士 ? 聯(lián)發(fā)科技線路設(shè)計(jì)部副理 ? 獲得多項(xiàng)美國(guó)專利在積體電路領(lǐng)域 分項(xiàng)計(jì)畫(huà) B綜覽 前瞻網(wǎng)路安全處理器規(guī)格A rc hi t e c t ureD e ve l opm e nt(A .1)SO CPl at f o rm(A . 2 , A . 3 )I P C e n t r i c C h i pP l a n n i n g ( A a l l , B .1,B .3)D FTPl an n i n g(C. 1 )D F T P re p a ra t i o nfo r I P s (C. 1 )RT LT es t ab i l i t y(C. 3 )P ow e rE s t i m a t i ona ndM a na g e m e nt(, )L o g i c Sy n t h es i s , V eri f i cat i o n an d N o i s e A n al y s i s (B. 3 )FPG A Pro t o t y p i n g (al l ) I C Pro t o t y p i n g (al l )T e s t i ng a ndD i a g nos i s (A , C)Com pi l e r()D yna m icV ol t a g eS c a l i ng()分項(xiàng)計(jì)畫(huà) B架構(gòu) 前瞻網(wǎng)路安全處理器及S O C 設(shè)計(jì)測(cè)試研發(fā)A . 網(wǎng)路安全處理器之 S O C 設(shè)計(jì)平臺(tái)架構(gòu)開(kāi)發(fā)C . 網(wǎng)路安全處理系統(tǒng)之測(cè)試、偵錯(cuò)與診斷技術(shù)之研發(fā)B . 以網(wǎng)路安全處理器為應(yīng)用之 S O C 設(shè)計(jì)平臺(tái)的系統(tǒng)整合、晶片規(guī)劃與合成之自動(dòng)化技術(shù)之研發(fā)1. 網(wǎng)路安全處理器平臺(tái)之系統(tǒng)整合與晶片規(guī)劃技術(shù)之研發(fā)2. 網(wǎng)路安全處理器的低功率之合成、指令管理與編譯器之設(shè)計(jì)4. 網(wǎng)路安全處理器之低功率高效能可變電壓技術(shù)3. 網(wǎng)路安全處理器電路雜訊分析與消除1. 以 I P / 核心元件為主的系統(tǒng)整合技術(shù)之研發(fā)2. 以 I P / 核心元件為主的快速系統(tǒng)雛形合成技術(shù)以及軟硬體共同模擬 / 共同驗(yàn)證系統(tǒng)之研發(fā)3. 以 I P / 核心元件為主的低功率系統(tǒng)架構(gòu)以及相關(guān)合成技術(shù)之研發(fā)1. 網(wǎng)路安全處理器之M u l t i pl e I P 模擬器研發(fā)2. 高效能低功率編譯器的技術(shù)3. 加密演算法函數(shù)庫(kù)之建立4. 網(wǎng)路處理器低功率系統(tǒng)設(shè)計(jì)1. 交互雜訊降低之技術(shù)2. 動(dòng)態(tài)電路的電壓降分析和最佳化3. 高效率多階層可程式邏輯陣列的自動(dòng)佈局1. 可變電壓產(chǎn)生器系統(tǒng)設(shè)計(jì)2. 可變電壓產(chǎn)生器電路設(shè)計(jì)3. 可變電壓產(chǎn)生器晶片驗(yàn)證子項(xiàng)計(jì)畫(huà) 1: 網(wǎng)路安全處理器系統(tǒng)整合與晶片規(guī)劃技術(shù)之研發(fā) 第一年度計(jì)畫(huà) 以 IP為中心之系統(tǒng)整合流程 IP/核心元件之再使用與整合技術(shù) 第二年度計(jì)畫(huà) 快速雛形系統(tǒng) 軟硬體共同模擬 /共同驗(yàn)證技術(shù) 第三年度計(jì)畫(huà) 混合同步 ﹑非同步時(shí)序的系統(tǒng)架構(gòu)以及其介面電路設(shè)計(jì) 以 IP/核心元件為主之低功率系統(tǒng)架構(gòu) 計(jì)畫(huà)年度 產(chǎn)出物 技術(shù)指標(biāo) 子項(xiàng)計(jì)畫(huà) 2: 網(wǎng)路安全處理器的低功率之合成、指令管理與編譯器之設(shè)計(jì) 第一年度計(jì)畫(huà) 多重 IP 模擬器 多重 IP 模擬器 / 週期精確性 , 功能性與指令集強(qiáng)度 Toolkits 第二年度計(jì)畫(huà) 網(wǎng)路安全處理器之編譯器 密碼函數(shù)庫(kù) 針對(duì)網(wǎng)路處理器效能最佳化以及 Industrial Strength 的編譯器 標(biāo)準(zhǔn)密碼函數(shù)庫(kù)之建立，並利用網(wǎng)路安全處理器之功能來(lái)作效能的最佳化 第三年度計(jì)畫(huà) LowPower Compilers 含 VoltageScheduling考量 / LowPower Compilers / Energy Reduction Compilers 計(jì)畫(huà)年度 產(chǎn)出物 技術(shù)指標(biāo) 子項(xiàng)計(jì)畫(huà) 3: 網(wǎng)路安全處理器電路雜訊分析與消除 自動(dòng)產(chǎn)生 Multilevel Dynamic PLA Layout 於TSMC 製程。s ? Deadlineavg = 3400 1
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