【正文】 進(jìn)入了高峰期 。 在本設(shè)計(jì)中主要是通過 VHDL 語言來 編程 實(shí)現(xiàn)計(jì)費(fèi)系統(tǒng)的四個(gè)功能塊：分頻模塊，控制模塊，計(jì)量模塊和譯碼顯示模塊 ，最后 使用 MAX+PLUSII 軟件 來對(duì)程序進(jìn)行仿真，以模擬實(shí)現(xiàn)出租車的啟動(dòng)，停止 以及等待 等 過程 中的計(jì)時(shí)，計(jì)程和計(jì)費(fèi)功能 。s market economy develops， more and more convenient transport， particularly taxis, to fast, convenient features have long been popular in various cities and bee an important tool for urban traffic. Taxi market in the early 1990s,the initial stage up to now has entered a peak period. With the level of urbanization and the improvement of people39。 And the results of the functional modules through dynamic decoding scanning module output to display module to display it. Through the display module Taxis By the travelling distance, a taxi waiting for the time and were waiting for a taxi in the process of movi ng costs and fees in the process. Keywords： CPLD/FPGA。計(jì)程車市場(chǎng)從 90 年代初的起步階段到現(xiàn)在已經(jīng)進(jìn)入了高峰期 。 傳統(tǒng)的出租車計(jì)費(fèi)器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習(xí)慣上都具 有一些優(yōu)勢(shì)，但是隨著出租車價(jià)格市場(chǎng)化，我國加入 WTO 以來主導(dǎo)出租車行業(yè)成本的許 多 因素主要包括油價(jià)的波動(dòng)，都對(duì)傳統(tǒng)的出租車計(jì)費(fèi)器提出了更高的要求 。 但是單片機(jī)程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計(jì)研發(fā)比較困難，周期長(zhǎng) ， 如果系統(tǒng)設(shè)計(jì)的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實(shí) 現(xiàn)功能復(fù)雜的設(shè)計(jì) 。可行性很高，而且電路簡(jiǎn)單，大大減少外圍器件，可以用軟件完全仿真，靈活度高， 可以設(shè)計(jì)一些復(fù)雜的系統(tǒng)，而且編好的系統(tǒng)可以在不同的 FPGA 或 CPLD芯片上通用。 本 論文的章節(jié)安 排 本文在第 2 章介紹了 VHDL 語言的特點(diǎn) 和 FPGA 的基本原理。 華東交通大學(xué)畢設(shè)計(jì) 7 2 VHDL 和 FPGA 的簡(jiǎn)介 VHDL 的介紹 VHDL 的英文全名是 Vry_High_Speed Integrated Circuit Hardware Description Language,被認(rèn)為是標(biāo)準(zhǔn)硬件描述語言，有專家認(rèn)為，在新世紀(jì)中， VHDL 與 Verilog HDL 語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù) 。 在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦內(nèi)部開發(fā)完成后， 其他的設(shè)計(jì)可以直接調(diào)用這個(gè)實(shí)體。 通常 VHDL 文件保存為 .vhd 文件。 4）布局布線：將 edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏 輯安放到 PLD/FPGA 內(nèi)。 FPGA 的介紹 FPGA 是現(xiàn)場(chǎng)可編程門陣列（ Field Programable Gate Array)的簡(jiǎn)稱， FPGA 是電子設(shè) 計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，它的影響絲毫不亞于 70 年代單片機(jī)的發(fā)明和 使用 。 5 美元，代表了全球最低成本的 FPGA，并且相對(duì)于基于 SRAM 的 FPGA 來說具有保密的優(yōu)勢(shì) 。 典型的 FPGA 通常包含三類基本資源：可編程邏輯功能塊、可編程輸入 /輸出塊和可編程 互連資源 。 華東交通大學(xué)畢設(shè)計(jì) 9 3 Max+plusII 平臺(tái)簡(jiǎn)介 概述 Max+plusII 是 Altera 公司推出的第三代 PLD 開發(fā)系統(tǒng) (Altera 第四代 PLD 開發(fā)系統(tǒng)被稱為： QuartusII，主要用于設(shè)計(jì)新器件和大規(guī)模 CPLDFPGA)。對(duì)于一般幾千門的電路設(shè)計(jì)，使用 MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。設(shè)計(jì)人員可以使用 Altera 或標(biāo)準(zhǔn) EDA 設(shè)計(jì)輸入工具來建立邏輯設(shè)計(jì)，使用 MAX＋ PLUSII 編譯器 (Compiler)對(duì) Altera 器件設(shè)計(jì)進(jìn)行編譯，并使用Altera 或其它 EDA 校驗(yàn)工具進(jìn)行器件或板級(jí)仿真。 0、 WINDOWS 9WINDOWS 98 下運(yùn)行，也可在 Sun SPAC Stations， HP9000 Series 700／ 800 和 IBM RISC System／ 6000 工作站上運(yùn)行。 5）模塊化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和校驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化，必要時(shí)，還可以根據(jù)需要添加新功能。充分利用這些 Megacore 功能會(huì)使設(shè)計(jì)人員的設(shè)計(jì)任務(wù)大大減輕，可把更多的精力投入到改進(jìn)各種設(shè)計(jì)和最終的產(chǎn)品上。 2)掉電存儲(chǔ)用來存取計(jì)費(fèi)器的狀態(tài)信息和計(jì)費(fèi)信息 。 外圍電路較多，調(diào)試復(fù)雜，抗干擾能力差，特別對(duì)這種計(jì)程車的計(jì)價(jià)器需要長(zhǎng)時(shí)間不間斷運(yùn)作的系統(tǒng)，由于主要是軟件運(yùn)作，容易出錯(cuò)，造成系統(tǒng)不穩(wěn)定 。 2)定時(shí)中斷服務(wù)程序 在定時(shí)中斷服務(wù)程序中，每 100ms 產(chǎn)生一次中斷，當(dāng)產(chǎn)生 10 次中斷的時(shí)候，也就到了一秒，送數(shù)據(jù)到相應(yīng)的顯示緩沖單元，并調(diào)用顯示子程序?qū)崟r(shí)顯示 。當(dāng)中途等待結(jié)束的時(shí)候，也就自動(dòng)切換到正常的計(jì)價(jià) 。 控制模塊是整個(gè)系統(tǒng)的核心 。 3)計(jì)量模塊 ：計(jì)量模塊完成計(jì)價(jià)，計(jì)時(shí)和計(jì)程的功能 。 計(jì)程數(shù)據(jù)送入譯碼顯示模塊進(jìn)行譯碼，最后送至以 Km為單位的數(shù)碼管上顯示 。 因此 我確定采用基于 FPGA 的出租車計(jì)費(fèi)器 的設(shè)計(jì)方案 。 另一方面多功能的實(shí)現(xiàn)，計(jì)價(jià)器可以根據(jù)要求顯示需要的內(nèi)容，可以根據(jù)選擇鍵選擇顯示總費(fèi)用，總行程數(shù)和總乘車時(shí)間等等 。 秒分頻模塊使整個(gè)系統(tǒng)的同步工作，把系統(tǒng)提供的 32M 的晶振頻率進(jìn)行分頻，得到所需要的秒信號(hào)（便于在以后的 計(jì)時(shí)中用到） 。 最后一個(gè)譯碼顯示模塊作用在于把計(jì)費(fèi)器的工作情況（價(jià)錢、行程數(shù)、行程時(shí)間）反饋給乘客 。 從圖中可以看出分頻模塊有兩個(gè)輸入信號(hào)，一個(gè)是 clk 時(shí)鐘信號(hào)。 then 此 IF語句中得到分頻器的使能信號(hào) 基于 FPGA 的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 16 f_1=39。 F_1=39。039。 圖 53 分頻器仿真圖 控制模塊 1） 控制模塊對(duì)整個(gè)系統(tǒng)進(jìn)行控制作用，支配系統(tǒng)的工作狀態(tài) 。 圖 5－ 4 控制模塊的電路符號(hào)圖 控制模塊 的主要源代碼如下： if start=39。 en1=39。 then en1=39。139。 elsif stop=39。 if m1amp。039。 圖 55控制模塊 波形 仿真圖 計(jì)量模塊 計(jì)量模塊是本系統(tǒng)中一個(gè)十分重要的部分 ,是計(jì)程車計(jì)價(jià)器系統(tǒng)多功能實(shí)現(xiàn)的保證 。 （ 1） 計(jì)價(jià)部分電路符號(hào)圖如圖 5－ 7所示 ：圖中的輸出信號(hào) cha3,cha2,cha1,cha0分別表示的時(shí)計(jì)費(fèi)輸出部分的百元，十元，元，角 的輸出。 if(c19=1)then temp0=k0。139。 end if。 （ 1） 計(jì)時(shí)部分電路符號(hào)圖如下圖 59 所示 ： 圖 59計(jì)時(shí)部分電路符號(hào)圖 完成計(jì)時(shí) 部分的主要源代碼如下： if w=59 then w=0。 end if。 end if。 由于計(jì)程部分和計(jì)時(shí)部分的原理基本相同，不同的只是計(jì)時(shí)是是當(dāng)計(jì)數(shù)器計(jì)到 59 時(shí)發(fā)生跳變 ，而計(jì)程時(shí)則是當(dāng)計(jì)數(shù)器達(dá)到 99 時(shí) 才產(chǎn)生一個(gè) 跳變。 k0=0000。 if k1=1001 then k1=0000。 end if。 可見，它也是系統(tǒng)中一個(gè)必不可少的部分 。 由數(shù)碼管進(jìn)行顯示 。 then if start=39。 km1=0000。cha1=0000。amp。km0=k0。cha0=c0。 出租車計(jì)費(fèi)器的電路圖符號(hào)如下圖所示 515 所示： 圖 515出租車計(jì)費(fèi)器的電路圖符號(hào) 基于 FPGA 的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 24 2)整體 仿真 圖如下 圖 415所示 ： 圖 415 出租車計(jì)費(fèi)系統(tǒng) 的 仿真圖 結(jié)果分析 從仿真圖中我們可以看出此出租車計(jì)費(fèi)器總共行使了 6 公里，在中途停車等待累計(jì)時(shí)間為 4分鐘，因此可以得出：總費(fèi)用 =10+*6+*4= 公里 。 同時(shí)還要求其具有車票資料打印 、ＩＣ卡付費(fèi)、語音報(bào)話、和電腦串行通信等功能 。 在設(shè) 計(jì)過程中遇到了很多問題 如 ： 沒計(jì)編寫程序流程圖， 也 沒有按照先整體后部分的原則 結(jié)果出現(xiàn)思路非常不 清晰 。 ，顯得 雜亂無章 等等一系列問題 。 ，其實(shí)可以在譯碼輸出部分中多設(shè)置一個(gè)輸出控制模塊，用來進(jìn)行輸出內(nèi)容的選擇控制，例如可以設(shè)置一個(gè)兩位 二進(jìn)制數(shù) choose 信號(hào) “ 00” ， 當(dāng)它為 00 時(shí)選擇輸出計(jì)時(shí)的時(shí)間，當(dāng)為“ 01” 選擇輸出費(fèi)用。 但 我也充分認(rèn)識(shí)到自身的許多 不足：基礎(chǔ)知識(shí)學(xué)得不夠扎實(shí)，缺乏綜合運(yùn)用及理論聯(lián)系實(shí)際的能力等 。 CLA is the frequency divider circuit, the duty cycle through datal (x) adjust Frequency Divider and with initiated / Reset terminal (serial Reset). Simulation waveform is shown in figure 2. As can be seen from the map, switch to set up 10 models, when the arrival of 57 pulses, The module oclk from high to low end, a low level output signal. Vehicle modules (hereinafter referred FP) Packaging Figure 4. Module log Log module is a scale of 10, in addition to one step counter. The module can be prefabricated parameters, it is larger than the actual precast numerical terms, courtesy of a pulse every 500 meters. Decoding dynamic scan numerical terms will be sent to the display module. Prefabricated nonpressed decimal parameters. Therefore, the design must be counter binary state jumped from 1,010 to 1,111 over the past six. In the process of VHDL, and IF sentence is to be achieved. If km (3 downto 0) = 1001 then km:=km+ 0111 : Else km:=kin+1。 then Datal (3 downto 0): =datal (3 downto 0) + 0110。 one 39。 left PROCESS Data revealed by the choice of control counter, VHDL procedures as follows : Temp=counterl when count= 000 else. . . Counter4 when count= 1011 else 華東交通大學(xué)畢設(shè)計(jì) 31 Milel when count= 100 else. . . Mile4 when count= 111。039。 rectifier system, filtering, Supply