【正文】 的運(yùn)行。 SDRAM 控制器設(shè)計(jì) 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（ SDRAM） 具有存儲(chǔ)容量大、價(jià)格便宜等特點(diǎn)，與 SRAM 相比 SDRAM 需要 額外的控制邏輯 和刷新機(jī)制，這 使得 SDRAM 的存儲(chǔ)速度一般而且 增加了 SDRAM 設(shè)計(jì)的難度 。 由于 AD 同步時(shí)鐘設(shè)置在全局時(shí)鐘上，因此兩個(gè)寄存器之間因?yàn)椴季€的時(shí)鐘偏斜較少，主要的問題在于兩級(jí)寄存器之間的邏輯電路，根據(jù)同步時(shí)序模型來計(jì)算當(dāng) T=tco+tdelay+tsu時(shí)，如果時(shí)鐘周期大于 T，輸出端觸發(fā)器可以正常工作，如果時(shí)鐘周期小于 T，輸出端觸發(fā)器 可能經(jīng)歷亞穩(wěn)態(tài)。 整個(gè)邏輯是使用 VHDL 語(yǔ)言編寫的，由 QuartusII 自帶的綜合工具綜合，綜合后的模型可以簡(jiǎn)化為圖 312。 輸入數(shù)據(jù)流選擇單元1024 * 8 bit緩沖器 A1024 * 8 bit緩沖器 B輸出數(shù)據(jù)流選擇單元數(shù)據(jù)流運(yùn)算處理模塊512 * 8 bit幀存儲(chǔ) A512 * 8 bit幀存儲(chǔ) B 圖 310 FPGA內(nèi)部 AD采集模塊 由于 A/D 采集的數(shù)據(jù)和輸出的同步時(shí)鐘都是同時(shí)由 ADC 同時(shí)發(fā)出，而在 FPGA內(nèi)部數(shù)據(jù)和同步時(shí)鐘都經(jīng)過了一個(gè)差分轉(zhuǎn)單端的模塊，因此我們可以認(rèn)為在采樣率較低時(shí)，進(jìn)入雙口 RAM 的 ADC 輸出數(shù)據(jù)和 ADC的同步時(shí)鐘基本是同步的，或者是偏差較小符合 雙口 RAM 前端 寄存器的建立時(shí)間。 圖 39 設(shè)計(jì)中乒乓機(jī)制與預(yù)處理 時(shí)序同步 在調(diào)試的過程中出現(xiàn)了波形錯(cuò)位的問題， 具體狀況如附錄 3 圖 1。 由于后端的處理過程較慢 ， 為了匹配數(shù)據(jù)采集與數(shù)據(jù)預(yù)處理之間的速度，使用乒乓機(jī)制來降低對(duì)后端預(yù)處理的要求，降低后端的設(shè)計(jì)難度。在第三 個(gè)緩沖周期，通過“輸入數(shù)據(jù)流選擇單元”的切換，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊 1，與此同時(shí)，將數(shù)據(jù)緩沖模塊 2 緩存的第二個(gè)周期的數(shù)據(jù)預(yù)處理，并通過“輸出數(shù)據(jù)流選擇單元”的選擇，送到“數(shù)據(jù)流運(yùn)算處理模塊”運(yùn)算處理。如果設(shè)計(jì)的時(shí)序要求高，普通方法達(dá)不到設(shè)計(jì)頻率，那么一般可以通過將數(shù)據(jù)流串并轉(zhuǎn)換，并行復(fù)制多個(gè)操作模塊，對(duì)整個(gè)設(shè)計(jì)采取“乒乓機(jī)制”就是一種典型的犧牲面積換取速度的設(shè)計(jì)方法。要求一個(gè)設(shè)計(jì)同時(shí)兼?zhèn)涿娣e最小，運(yùn)行頻率最高，這是不現(xiàn)實(shí)的。模擬 信號(hào) 經(jīng)過調(diào)理，進(jìn)入 ADC 采樣 ，采樣數(shù)據(jù)在觸發(fā)系統(tǒng)的控制下送入采集內(nèi)存 ；當(dāng) 采集內(nèi)存存滿以后，波形數(shù)據(jù)被送 到 后端處理 系統(tǒng) ； 微處理器根據(jù)用戶需求，對(duì)這些數(shù)據(jù)進(jìn)行處理、計(jì)算、分析 、 最后波形和分析結(jié)果被顯示在顯示器上 。傳輸速度問題是由于采集模塊結(jié)構(gòu) 造成 的，要想進(jìn)一步提高采集的效率必須優(yōu)化硬件平臺(tái)，當(dāng)系統(tǒng)平臺(tái)搭建完畢后，唯一可以優(yōu)化的就是 FPGA 內(nèi)部的采集結(jié)構(gòu)。使用雙口 RAM 分開的讀寫總線，可以簡(jiǎn)單的實(shí)現(xiàn)上述操作。 圖 37 有效觸發(fā)信號(hào)時(shí)各個(gè)地址的變化情況 設(shè)計(jì)中使用兩個(gè)雙口 RAM，第一個(gè) 1024 點(diǎn)的用于數(shù)據(jù)緩沖，第二個(gè) 512 點(diǎn)的用于幀數(shù)據(jù)存儲(chǔ)，觸發(fā)控制就是根據(jù)觸發(fā)信號(hào)到來的時(shí)刻，從 1024 點(diǎn)中提取出 512點(diǎn)的過程。使用一個(gè) 512 位的計(jì)數(shù)器，當(dāng)計(jì)數(shù)達(dá)到 512 時(shí)，產(chǎn)生一個(gè)電平將 D觸發(fā)器復(fù)位， D觸發(fā)器輸出 wen 變?yōu)榈停?dāng)觸發(fā)信號(hào)再次出現(xiàn)上升沿時(shí)，wen 變高。整個(gè)控制和實(shí)現(xiàn)上述功能的過程就是觸發(fā)控制。 圖 34 基本的觸發(fā)電路圖 基本的觸發(fā)電路如上圖 34所示， 輸入信號(hào)有 模擬和數(shù)字兩種形式，因此與之比較的觸發(fā)信號(hào)也對(duì)應(yīng)的有模擬和數(shù)字兩種形式。觸發(fā)是由觸發(fā)電路來實(shí)現(xiàn)的，它主要包括 : 觸發(fā)源的選擇、觸發(fā)類型選擇 和 觸發(fā)控制部分 。在數(shù)據(jù)采集的過程中先使用 100M 作為默認(rèn)的采樣率，采集完的數(shù)據(jù)經(jīng)過 FPGA 內(nèi)部的測(cè)周期模塊分析之后，對(duì) AD 的采樣率進(jìn)行重新選擇，通過分頻和倍頻輸出合適的采樣率。 通過上面這個(gè)簡(jiǎn)單的雙口 RAM 就可以實(shí)現(xiàn) AD 數(shù)據(jù)的采集。 33 典型的雙口 RAM模塊圖 AD 轉(zhuǎn)換后一共輸出為 9路 LVDS 信號(hào)， 8 路 LVDS 數(shù)據(jù)輸出和 1路 LVDS 同步時(shí)鐘輸出，輸出的頻率與 AD 的采樣頻率一致。 在設(shè)計(jì)之前就要根據(jù)采集信號(hào)的頻率和 AD 采樣頻率來綜合決定使用 RAM 的大小 ， 過多的使用 M9K 模塊會(huì)使得后期設(shè)計(jì)資源短缺，過少的使用 M9K 模塊會(huì)使得一次采集數(shù)據(jù)不夠 。使用 FPGA 內(nèi)部的 RAM 資源， 設(shè)計(jì)中 可以非常容易的構(gòu)建前端數(shù)據(jù)緩沖所需要的雙口 RAM 或者 FIFO， 前端緩沖器的大小直接決定了數(shù)據(jù)采集卡連續(xù)記錄的能力，可以根據(jù) 內(nèi)部 RAM 使用的情況來合理的分配 FPGA 內(nèi)部的 RAM 資源。設(shè)計(jì)中可以 使用 S1 引腳來選擇數(shù)據(jù)輸出格式和占空比 ，當(dāng)輸出 LVDS格式數(shù)據(jù)時(shí)， LVDSBIAS必須通過 Ω接地， 來 調(diào)整 LVDS 輸出電流。 AD8351 是 ADI公司推出的一款低功耗、高帶寬差分放大器。 后級(jí)信號(hào)經(jīng)過調(diào)理之后輸入 AD8351 中，AD8351 主要是將輸入的單端信號(hào)轉(zhuǎn)換為 AD9480 需要 的差分信號(hào)。 第三章 數(shù)據(jù)采集 與觸發(fā) 電路設(shè)計(jì) FPGA 高速采集和采集后的觸發(fā)控制是系統(tǒng)設(shè)計(jì)的關(guān)鍵部分，它直接決定了數(shù)據(jù)的正確性和穩(wěn)定性。 ARM 外圍電路 由于使用 ARM核心板，因此 ARM 的外部電路 比較 簡(jiǎn)單，設(shè)計(jì)中重復(fù)的 存儲(chǔ)器部分都被省略了，不同的是根據(jù)不同的設(shè)計(jì)要求，使用不同的外圍 設(shè)備。 ARM 核心板組成 隨著 ARM處理器的功能越來越強(qiáng)大， 處理器的封裝和 PCB 設(shè)計(jì)也變得越來越困難，一般的 ARM9 處理器都是 BGA 封裝，需要用六層板來布線，因此為了節(jié)約成本，一般的開發(fā)板設(shè)計(jì)者都把核心 處理器和一些基本的芯片集成在一個(gè)六層的核心板上，六層板將大部分未使用的硬件資源都用 I/O 引出，而其他的外圍電路都放在兩層的底板上。 S3C2410 簡(jiǎn)介 S3C2410是三星公司推出的采用 RISC結(jié)構(gòu)的 16/32位微處理器。 2. CPU 內(nèi)嵌 LCD 控制器可以驅(qū)動(dòng) TFTLCD，利于降低系統(tǒng)設(shè)計(jì)難度。由于 EP3C25 的配置文件大小為 ，因此外圍 的 PROM 配置芯片選用 EPCS16； FPGA 除了核心供電 外， I/O 供電上還必須區(qū)分，因?yàn)?FPGA 的 bank5和 bnak6 與 AD的 LVDS 直接相連，因此在這兩個(gè) bank 上的 I/O 供電必須是 ；全局時(shí)鐘的發(fā)生電路 主要由 50M 的有源晶振組成， 在 晶振 電源上 加入磁珠 和電容用來吸收和濾除 高頻分量，保證 電源輸入的穩(wěn)定，時(shí)鐘輸出 端串聯(lián)一個(gè) 33Ω 電阻保持時(shí)鐘輸出信號(hào)完整性 ； JTAG 電路中的 VCCIO 必須使用 與其他的電路使用 不同；配置方式的選擇依然可以通過 MSEL[0..2]的不同接法決定。 FPGA 核心電路設(shè)計(jì) FPGA 各系列的最小系統(tǒng)板的單元組成基本相同，僅具體電路中存在著差異。在高速電路設(shè)計(jì)中，對(duì)時(shí)序約束和布 局布線有很高的要求，這是在設(shè)計(jì)初期就已經(jīng)決定好的。 綜合完成后需要檢查綜合結(jié)果是否與原設(shè)計(jì)一致， 那就要做綜合后仿真，它一般就是指 帶門延時(shí)的 仿真。通過仿真能及時(shí)的發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加 快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。 科學(xué)的 FPGA設(shè)計(jì)方法大體分為一下幾個(gè)步驟 []，具體的分析見參考文獻(xiàn) ： 電路設(shè)計(jì)與輸入是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給 EDA 工具。 AD采樣時(shí)鐘由 FPGA 片內(nèi) PLL 倍頻獲得，而且多個(gè)片內(nèi) PLL 更加有利于 AD 時(shí)鐘的分頻與控 制 [5][6]。 系統(tǒng)所選用的 EP3C25Q240C8N 是 Altera Cyclone 系列的第三代產(chǎn)品。 底層嵌入功能單元的概念比較模糊，這里我們指的是那些通用程度比較高的嵌入式功能模塊，比如 PLL（ Phase Locked Loop）、 DLL（ Delay Locked Loop）、 DSP和 CPU 等。 布線資源連通 FPGA 內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。 器件選型是一個(gè)綜合性問題，需要將設(shè)計(jì)的需要、成本的壓力、規(guī)模、速度等級(jí)、時(shí)鐘資源、 I/O 特性、封裝、專用功能模塊等諸多因素綜合考慮。 FPGA 的 可編程邏輯單元 基本 是由查找表（ LUT）和寄存器（ Register）組成的 。FPGA 選擇和設(shè)計(jì)很大程度上決定了系統(tǒng)的性能， 決定了系統(tǒng) 傳輸處理 的效率 ， 成為了 系統(tǒng)設(shè)計(jì)的關(guān)鍵。 ：設(shè)備可以通過引腳短接配置，也可以通過 SPI 控制進(jìn)行高級(jí)編程。 ： 自校準(zhǔn)可以正確發(fā)揮 AD9707 的 14bit INL 和 DNL 性能。 AD9707 的具體特性如下： ： 完整的 CMOS DAC 操作電壓 。 DA 芯片選型 為了 輸出 高性能的模擬信號(hào)， DAC 采用采樣率高達(dá) 175M 的高速 DAC。因此， AD9480 是本設(shè)計(jì)中所需 ADC 的最佳選擇。 AD9480 支持多路分配的 TTL/CMOS 輸出邏輯和低電壓差分信號(hào) (LVDS)輸出。 具體的數(shù)據(jù)采集系統(tǒng)的硬件結(jié)構(gòu)圖如下圖 21所示： 圖 21 數(shù)據(jù)采集卡硬件結(jié)構(gòu)圖 ADC 芯片選型 A/D 轉(zhuǎn)換器是整個(gè)采集系統(tǒng)的核心，系統(tǒng)前端 模擬 電壓調(diào)理 電路 、 FPGA 數(shù)據(jù)采集和后端的采集控制部分都與 A/D 直接 相關(guān) ， A/D 芯片的選擇 不但 關(guān)系到系統(tǒng)設(shè)計(jì)的性能 ，而且直接決 定了整板設(shè)計(jì)的難度。 觸發(fā)電路給采集系統(tǒng)提供穩(wěn)定的觸發(fā)信號(hào)，保證采集波形的穩(wěn)定 。分析了以上情況之后，決定采用 DMA傳輸方式，代替之前的方案。 6. 使用 ARM 配置 FPGA，達(dá)到動(dòng)態(tài)配置的目的。 2. 各芯片間數(shù)據(jù)通信方案選擇，各部分處理速度分析。 設(shè)計(jì)的數(shù)據(jù)采集卡后端使用 ARM 處理器，采集的數(shù)據(jù)直接可以通過 ARM 處理器外接的 LCD 顯示，而數(shù)據(jù)處理部分大部分都可以在 FPGA 中實(shí)現(xiàn)，因此不需要通過高速總線將數(shù)據(jù)輸出 。 數(shù)據(jù)采集卡在測(cè)試儀器中的應(yīng)用 由于 近幾年 電子行業(yè) 對(duì)高端 測(cè)試 儀器 的 需求 激增 ，目前各高校 、科研院所 陸續(xù)開展了 相關(guān)的 研究 ， 數(shù)據(jù)采集 卡 作為高端測(cè)試儀器里面重要的一 環(huán) 也越來越受到大家的重視 。在國(guó)內(nèi)采樣率 達(dá)到 500MSPS 的數(shù)據(jù)采集卡還是十分常見的， 不過居高不下的 價(jià)格 讓 客戶難以接受， 特備是數(shù)據(jù)采集系統(tǒng)有特殊要求的非標(biāo)準(zhǔn)數(shù)據(jù)采集卡的價(jià)格更是難以接受， 因此以電子科技大學(xué)為代表的一批科研院校都選擇了自主研發(fā)。按照不同系統(tǒng)的設(shè)計(jì)要求，我們可以選擇不同 A/D轉(zhuǎn)換芯片，來到達(dá)精度的要求。 關(guān)鍵 詞 ：高速數(shù)據(jù)采集 觸發(fā) 高速 PCB 設(shè)計(jì) Abstract Date acquisition is the premise of measure, the foundation of analysis and the beginning of cognition. Most precise device is based on the date acquisition. With the development of the electronic and digital technology, the speed of date transmission and the calculation of CPU are faster and faster。 從微觀 實(shí)現(xiàn)上，數(shù)據(jù)是從前端數(shù)據(jù)調(diào)理 電路 進(jìn)入AD 轉(zhuǎn)換器， 再由 FPGA 采集 AD 轉(zhuǎn)換器輸出的數(shù)據(jù)， 后經(jīng)過 數(shù)據(jù)的觸發(fā)、成幀等預(yù)處理，預(yù)處理后的數(shù)據(jù) 再 傳輸給后端的 ARM 處理器，最后由 ARM 處理器送給 LCD 顯示。從 宏觀上 分析了采集系統(tǒng)中 各個(gè)芯片間的數(shù)據(jù)流向、速度匹配和具體通信方式的選擇等問題。 由于芯片技術(shù)的限制我國(guó)很難在高端的數(shù)據(jù)采集系統(tǒng)中有所作為，一般國(guó)內(nèi)的數(shù)據(jù)采集卡都處于中低端產(chǎn)品， 多 用于中低頻信號(hào)的采集 中，很少 有符合我們?cè)O(shè)計(jì)要求的高速采集系統(tǒng)。隨著電子技術(shù)和數(shù)字技術(shù)的飛速發(fā)展，信號(hào)的傳輸速度 和 CPU 的處理速度 越來越快，因此對(duì)數(shù)據(jù)采集 和 處理的要求也 越來越 高。 論文從 宏觀 和 微觀兩個(gè)方面來分析 數(shù)據(jù)采集卡的各個(gè)組成部分。設(shè)計(jì)從 宏觀 上優(yōu)化 數(shù)據(jù)傳輸?shù)男剩?充分 發(fā)揮器件的性能，并提 出了一些改進(jìn)系統(tǒng)性能的方案。 在整個(gè)數(shù)據(jù)采集卡的設(shè)計(jì)過程中還 遇到 高速 PCB 設(shè) 計(jì) 、硬件 設(shè)計(jì)可靠性、設(shè)計(jì)冗余性和可擴(kuò)展性 等 問題，這些都是硬件設(shè)計(jì)中的 需要考慮和重視的問題，在論文 的最后一章有詳細(xì)論述。 數(shù)據(jù)采集系統(tǒng)是將現(xiàn)場(chǎng)采集到的數(shù)據(jù)進(jìn)行處理、傳輸、顯示、存儲(chǔ)等操作的設(shè)備 ，它 有 兩個(gè) 主要 的 目標(biāo) :第一 是精度， 對(duì)任何有目的的測(cè)試都要有一定的精確度要求，否則也就失去了測(cè)試的意義。 我國(guó) 雖然 在高端儀器 領(lǐng)域 難 有 發(fā)揮空間，但是在中低端數(shù)據(jù)采集系統(tǒng)上 還是有很好的發(fā)展。高速數(shù)據(jù)采集卡作為高端儀器的核心部分是整個(gè)儀器研制的關(guān)鍵，因此高速數(shù)據(jù)采集卡的研制有著極大的現(xiàn)實(shí)意義和經(jīng)濟(jì)價(jià)值。 ，因此數(shù)據(jù)的輸入輸出要求都與要 設(shè)計(jì)的儀器相關(guān)