工程學(xué)概論》發(fā)展規(guī)律趨勢展望-全文預(yù)覽
【正文】 遲積只降低 k倍 ， 而且采用 CV律會使溝道內(nèi)的電場大大增強(qiáng) ， 由此帶來一系列問題 ， 對器件可靠性造成影響 （ 功耗密度增加了 k3,引起器件散熱困難 、 金屬連線的電遷移等 ） 。 集成電路走向系統(tǒng)芯片 六十年代的集成電路設(shè)計(jì) ?微米級工藝 ?基于晶體管級互連 ?主流 CAD：圖形編輯 Vdd A B Out 八十年代的電子系統(tǒng)設(shè)計(jì) PE L2 MEM Math Bus Controller IO Graphics ? PCB集成 ? 工藝無關(guān) 系統(tǒng) ?亞微米級工藝 ?依賴工藝 ?基于標(biāo)準(zhǔn)單元互連 ?主流 CAD:門陣列 標(biāo)準(zhǔn)單元 集成電路芯片 世紀(jì)之交的系統(tǒng)設(shè)計(jì) SYSTEMONACHIP ?深亞微米、超深亞 微米級工藝 ?基于 IP復(fù)用 ?主流 CAD：軟硬件協(xié) 同設(shè)計(jì) MEMORY Cache/SRAM or even DRAM Processor Core DSP Processor Core Graphics MPEG VRAM Motion Encryption/ Decryption SCSI EISA Interface Glue Glue PCI Interface I/O Interface LAN Interface ?SOC是從整個(gè)系統(tǒng)的角度出發(fā)，把處理機(jī)制、模型算法、芯片結(jié)構(gòu)、各層次電路直至器件的設(shè)計(jì)緊密結(jié)合起來，在單個(gè)芯片上完成整個(gè)系統(tǒng)的功能 ?SOC必須采用從系統(tǒng)行為級開始自頂向下 (TopDown)地設(shè)計(jì) ?SOC的優(yōu)勢 ?嵌入式模擬電路的 Core可以抑制噪聲問題 ?嵌入式 CPU Core可以使設(shè)計(jì)者有更大的自由度 ?降低功耗，不需要大量的輸出緩沖器 ?使 DRAM和 CPU之間的速度接近 集成電路走向系統(tǒng)芯片 ?SOC與 IC組成的系統(tǒng)相比，由于 SOC能夠綜合并全盤考慮整個(gè)系統(tǒng)的各種情況，可以在同樣的工藝技術(shù)條件下實(shí)現(xiàn)更高性能的系統(tǒng)指標(biāo) ?若采用 IS方法和 ?m工藝設(shè)計(jì)系統(tǒng)芯片，在相同的系統(tǒng)復(fù)雜度和處理速率下，能夠相當(dāng)于采用 ~ ?m工藝制作的 IC所實(shí)現(xiàn)的同樣系統(tǒng)的性能 ?與采用常規(guī) IC方法設(shè)計(jì)的芯片相比，采用SOC完成同樣功能所需要的晶體管數(shù)目可以有數(shù)量級的降低 集成電路走向系統(tǒng)芯片 21世紀(jì)的微電子 將是 SOC的時(shí)代 ?SOC的三大支持技術(shù) ?軟硬件協(xié)同設(shè)計(jì)： CoDesign ?IP技術(shù) ?界面綜合 (Interface Synthesis)技術(shù) 集成電路走向系統(tǒng)芯片 ?軟硬件 CoDesign ?面向各種系統(tǒng)的功能劃分理論(Function Partation Theory) ?計(jì)算機(jī) ?通訊 ?壓縮解壓縮 ?加密與解密 集成電路走向系統(tǒng)芯片 ?IP技術(shù) ?軟 IP核： Soft IP (行為描述 ) ?固 IP核： Firm IP (門級描述，網(wǎng)單 ) ?硬 IP核： Hard IP(版圖 ) ?通用模塊 – CMOS DRAM – 數(shù)模混合： D/A、 A/D – 深亞微米電路優(yōu)化設(shè)計(jì)：在模型模擬的基礎(chǔ)上，對速度、功耗、可靠性等進(jìn)行優(yōu)化設(shè)計(jì) – 最大工藝榮差設(shè)計(jì)：與工藝有最大的容差 集成電路走向系統(tǒng)芯片 ?Interface Synthesis ?IP + Glue Logic (膠連邏輯 ) ?面向 IP綜合的算法及其實(shí)現(xiàn)技術(shù) 集成電路走向系統(tǒng)芯片 MEMS技術(shù)和
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