基于vhdlpwm信號發(fā)生器的設(shè)計畢業(yè)論文-全文預覽
【正文】 N INTEGER RANGE 0 TO 255?？驁D如圖二。第3章 可自加載加法計數(shù)器的設(shè)計取計數(shù)器的端口為：脈沖輸入端CLK、加載使能輸入端LD（高電平有效）、預置輸入端D、計數(shù)進位輸出端DOVE。讓信號保持為數(shù)字形式可將噪聲影響降到最小，因此廣泛應(yīng)用在測量、通信和功率控制與變換的許多領(lǐng)域中。l 市場對電子產(chǎn)品提出了更高的要求，從而也對系統(tǒng)的集成度不斷提出更高的要求。EDA的發(fā)展趨勢，表現(xiàn)在以下幾個方面：l 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（DeepSubmicron）工藝，、90nm已經(jīng)走向成熟，在一個芯片上完成的系統(tǒng)級的集成已經(jīng)成為可能。l EDA工具之所以能夠完成各種自動設(shè)計過程，關(guān)鍵是有種類庫的支持，如邏輯仿真時的模擬庫、邏輯綜合時的綜合庫、版圖綜合時的版圖庫、測試綜合時的測試庫等。可以通過選擇Start Compilation來運行所有的編譯器模塊，也可以通過選擇Start來單獨運行各個模塊。QuartusⅡ設(shè)計工具完全支持VHDL、Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verlog邏輯綜合器。具有較強描述能力的硬件描述語言(VHDL、Verilog、HDL)及高性能綜合工具的使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)。三是是對本次課程設(shè)計的總結(jié)。 Yi bin UniversityEDA技術(shù)及應(yīng)用課程設(shè)計報告 題 目 基于VHDL的PWM信號發(fā)生器系 別 物理與電子工程學院 專 業(yè) 電子信息科學與技術(shù) 學生姓名 學 號 班 級 2013 年 12月 21日2摘要本次課程設(shè)計是基于VHDL的PWM信號發(fā)生器,PWM信號發(fā)生器應(yīng)用所學的數(shù)字電路和模擬電路的知識進行設(shè)計。設(shè)計共有三大組成部分：一是原理電路的設(shè)計，本部分詳細講解了電路的理論實現(xiàn)，是關(guān)鍵部分；二是性能測試，這部分用于測試設(shè)計是否符合任務(wù)要求。隨著可編程邏輯器件迅速發(fā)展，出現(xiàn)了功能強大的全新的EDA工具。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。 Synthesis）、適配器（Fitter）、裝配器（Assembler）、時序分析器（Timing Analyzer）、設(shè)計輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）、編輯數(shù)據(jù)接口（Compiler Database Interface）等。 EDA的優(yōu)勢及其發(fā)展趨勢EDA技術(shù)的優(yōu)勢體現(xiàn)在：l 用HDL對數(shù)字系統(tǒng)進行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)，從而可以在電子設(shè)計的各個階段、各個層次進行計算機模擬驗證，保證設(shè)計過程的正確性，可以大大降低設(shè)計成本，縮短設(shè)計周期。極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。l 高性能的EDA工具得到長足的發(fā)展，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計提供了功能強大的開發(fā)環(huán)境。PWM從處理器到被控制系統(tǒng)信號都是數(shù)字式的，無需進行數(shù)/模轉(zhuǎn)換。圖中D觸發(fā)器的一個重要功能就是均勻輸出信號的占空比， 提高驅(qū)動能力，這對驅(qū)動，諸如揚聲器或電動機十分重要。至計數(shù)到255時，輸出端DOVE輸出1。ENTITY LCNT8 ISPORT (CLK, LD: IN STD_LOGIC。ARCHITECTURE ART OF LCNT8 IS
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