【正文】 序作者：彭勝********************************************* LIBRARY IEEE。首先我要感謝蔡爍老師在課程設(shè)計(jì)上給予我的指導(dǎo)、提供給我的支持和幫助，這是我能順利完成這次報(bào)告的主要原因，更重要的是老師幫我解決了許多技術(shù)上的難題，讓我能把系統(tǒng)做得更加完善。在 FPGA 中 ,不同電路系統(tǒng)的設(shè)計(jì)往往采用自頂向下的設(shè)計(jì)方法,亦即將一個(gè)大的系統(tǒng)分解成單元電路。結(jié)束語本文設(shè)計(jì)的基于 V HDL 語言的串行電子密碼鎖系統(tǒng) ,硬件電路簡單 ,微功耗 ,同時(shí)也提高了系統(tǒng)的可靠性和精度。圖42 輸入正確密碼波形圖43 輸入錯(cuò)誤密碼波形圖44 修改密碼波形仿真結(jié)束后 ,就可以將設(shè)計(jì)文件編程下載到芯片中去。在圖42中可以看到 , shif t 等于lock ( “95” ) , 8 位密碼輸入正確 ,開鎖指示燈亮 ,可以開鎖。當(dāng)給初始密碼輸入信號 LC 一個(gè)低電平時(shí) ,就將程序預(yù)先設(shè)定的密碼( “10010101” )裝入 lock 中 , lock的值變?yōu)?95。圖41 頂層圖形設(shè)計(jì)文件編譯成功后進(jìn)行仿真。頂層圖形設(shè)計(jì)文件 lock. gdf 如圖41所示 ,這個(gè)結(jié)構(gòu)框圖說明了整個(gè)系統(tǒng)的外部輸入和輸出情況。當(dāng)輸入 8 位密碼后 ,8 只發(fā)光二極管全變暗。輸入正確密碼后 ,鎖打開 ,同時(shí) ,密碼修改控制信號LA 置高電平 ,就可直接進(jìn)行修改密碼的操作。直到按下復(fù)位開關(guān) ,報(bào)警才停止。輸入密碼前先進(jìn)行復(fù)位操作 ,再按著從密碼最低位到最高位的順序依次正確輸入 1 01 0 1 0 0 1。該 8 位串行電子密碼鎖設(shè)置 8 位二進(jìn)制密碼 ,要求鎖內(nèi)給定的密碼是可調(diào)的 ,且設(shè)置方便 ,保密性好。開鎖代碼為 8 位二進(jìn)制數(shù) ,當(dāng)輸入代碼的位數(shù)和位值與鎖內(nèi)給定的密碼一致 ,且按規(guī)定程序開鎖時(shí) ,方可開鎖 ,并點(diǎn)亮開鎖指示燈 L T。而在通過密碼驗(yàn)證后可以按＃鍵重新設(shè)定密碼。b = tmp1 AND tmp3 AND clk1 。BEGINIF clk1 ! event AND clk1 = ! 0 ! THENtmp1 = a 。b :out std_logic) 。在 XIAOPRO模塊中 ,因?yàn)樽兞康馁x值是直接的 ,立即生效的 ,它在某一時(shí)刻僅包含一個(gè)值 ,而信號的賦值是有一定附加時(shí)延的 ,故當(dāng)時(shí)鐘脈沖下降沿到來時(shí) ,變量tmp2 和 tmp3 在賦值語句執(zhí)行后立即分別得到新值: tmp1 的值和tmp2 的非值 ,而輸入信號a 經(jīng)過一定時(shí)延賦值給信號 tmp1 ,實(shí)現(xiàn)了消除抖動并且同步的功能。此段程序作用是判斷輸入信號是否有效,如有效則輸出,無效清零。(1)DCFQ模塊模塊外部信號端口:CLK:時(shí)鐘脈沖輸入端口,為電路提供原始始終信號CLRM:清零信號輸入端口PRN:置位信號輸入端口Q:信號輸出端口DCFQ模塊的主要程序IF CLRN＝＇0＇AND PRN＝＇1＇THENQ＜＝＇0＇。END PROCESS 。ELSEt : = t + 1 。END fen 。FEN 模塊程序如下:L IBRARY IEEE。密碼鎖控制電路主要程序：KEYIN＿PROCESS：BLOCK ISSIGNAL RST， D0， D1 ，STD＿LOGIC；BEGINRST＜＝RR2；PROCESS FLAG＿N RST ISBEGINIF RST＝＇1＇THENACC＜＝＂0000000000000000＂ －－CLEAR INPUTNC＜＝＂000＂；ELSEIF FLAG＿N＇EVENT AND FLAG＿N＝＇1＇THENIF NC＜4 THENACC＜＝ACC 11 DOWNTO 0 ＆ DATA＿N；NC＜＝NC＋1；END IF；END IF；END IF；END PROCESS；END BLOCK KEYIN＿PROCESS；以上程序的作用是清除、暫存按鍵輸入數(shù)據(jù)，每輸入一個(gè)數(shù)字 在數(shù)碼管顯示時(shí)都左移一位，直到輸入位數(shù)達(dá)到 4 位，4位以后不再顯示。本設(shè)計(jì)采用的是自下而上的設(shè)計(jì)方法 , 逐層完成相應(yīng)的描述、 編譯、 仿真與驗(yàn)證 , 即先建立一些低層次的設(shè)計(jì) , 再將它們組合在一起 , 最后形成一個(gè)單一的頂層設(shè)計(jì)文件。（2）采用消抖模塊 ,以避免開關(guān)的震顫影響。DEBOUNCING 模塊主要程序如下：U1：DCFQ PORT MAP（CLK＝＞CLK CLRN＝＞INV＿D PRN＝＞VCC D＝＞VCC Q＝＞Q0）?？刂撇糠质?V HDL 語言設(shè)計(jì)的核心部分 ,主要由方波生成模塊 FEN、 消抖同模XIAOPRO、 反向器模塊 INV1 和密碼鎖邏輯控制模塊 CEN TRE 這 4 個(gè)模塊構(gòu)成 ,可以完成密碼的修改、 設(shè)定及非法入侵報(bào)警、 驅(qū)動外圍電路等功能。開關(guān)的消抖動電路放在控制部分考慮 ,時(shí)鐘輸入端 CL K由外部時(shí)鐘脈沖發(fā)生器的輸出提供。目前，這種高層次設(shè)計(jì)(highleveldesign)的方法已被廣泛采用。VHDL在數(shù)字電子電路的設(shè)計(jì)中具有硬件描述能力強(qiáng)、設(shè)計(jì)方法靈活等優(yōu)點(diǎn)[17]。（3）配置（CONFIGURATION）配制用于將元件實(shí)例與實(shí)體結(jié)構(gòu)成對綁定，決定了哪個(gè)結(jié)構(gòu)體于實(shí)體關(guān)聯(lián)。VHDL語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，其具有以下特點(diǎn)： （1）作為HDL的第一個(gè)國際標(biāo)準(zhǔn)，VHDL具有很強(qiáng)的可移植性； （2）具有豐富的模擬仿真語句和庫函數(shù)； （3）VHDL有良好的可讀性，接近高級語言，容易理解； （4）系統(tǒng)設(shè)計(jì)與硬件結(jié)構(gòu)無關(guān)； （5）支持模塊化設(shè)計(jì)； （6）用VHDL完成的一個(gè)確定設(shè)計(jì)，可以利用EDA工具自動地把VHDL描述轉(zhuǎn)變成門電路級網(wǎng)表文件?？梢韵葘φ麄€(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì) ,按功能劃分成若干單元模塊 ,然后對每個(gè)單元模塊進(jìn)一步細(xì)分 ,直到簡單實(shí)現(xiàn)的單元電路。VHDL 支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測試 ,以及硬件設(shè)計(jì)數(shù)據(jù)的交換、維護(hù)、修改和硬件的實(shí)現(xiàn) ,具有描述能力強(qiáng)、生命周期長、支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用等優(yōu)點(diǎn)[13]。目前，就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有ABELHDL、AHDL和VHDL。適配所選定的目標(biāo)器件（FPGA/CPLD芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。將電子密碼鎖分為以下幾個(gè)模塊：方波生成模塊、消抖同步模塊、密碼鎖邏輯控制模塊和密碼鎖顯示模塊，實(shí)現(xiàn)了以下功能： (1)密碼輸入：每按下一個(gè)鍵，要求在數(shù)碼管上顯示，并依次左移； (2)密碼清除：清除密碼輸入，并將輸入置為”8888”； (3)密碼修改：將當(dāng)前輸入設(shè)為新的密碼； (4)上鎖和開鎖2 EDA、VHDL簡介 EDA簡介EDA是電子設(shè)計(jì)自動化（Electronic Design Automation）縮寫，是90年代初從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測試）和CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來的。因此，為了發(fā)揚(yáng)優(yōu)點(diǎn)、克服弱點(diǎn)，本設(shè)計(jì)采用“任意設(shè)定數(shù)字密碼”技術(shù)使得被授權(quán)人可以根據(jù)自己的需要或喜好設(shè)定密碼，常用常新，在輸入密碼的過程中，當(dāng)用戶鍵入錯(cuò)誤密碼時(shí)，系統(tǒng)就會報(bào)警，由揚(yáng)聲器發(fā)出5秒報(bào)警聲，當(dāng)連續(xù)三次出現(xiàn)密碼錯(cuò)誤時(shí)，則系統(tǒng)會長時(shí)間報(bào)警不止，這時(shí)必須按復(fù)位方可停止。這種設(shè)計(jì)移動方便。用電子密碼鎖代替?zhèn)鹘y(tǒng)的機(jī)械式密碼鎖，克服了機(jī)械式密碼鎖密碼量少、安全性能差的缺點(diǎn)。在該系統(tǒng)的基礎(chǔ)上增加相應(yīng)的輔助設(shè)備可以進(jìn)行電梯控制、車輛進(jìn)出控制，物業(yè)消防監(jiān)控、餐飲收費(fèi)、私家車庫管理等，真正實(shí)現(xiàn)區(qū)域內(nèi)一卡智能管理。它是解決重要部門出入口實(shí)現(xiàn)安全防范管理的有效措施，適用各種場合，如銀行、賓館、機(jī)房、軍械庫、機(jī)要室、辦公間、智能化小區(qū)、工廠、家庭等。（3）七段數(shù)碼管顯示電路主要將待顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動編碼。用VHDL設(shè)計(jì)電子密碼鎖方案：作為通用電子密碼鎖，主要由 3 個(gè)部分組成：數(shù)字密碼輸入電路、密碼鎖控制電路和密碼鎖顯示電路，作為電子密碼鎖的輸入電路。而用 V HDL 可以更加快速、 靈活地設(shè)計(jì)出符合各種要求的密碼鎖,優(yōu)于其他設(shè)計(jì)方法 ,使設(shè)計(jì)過程達(dá)到高度自動化。目前設(shè)計(jì)密碼鎖的方法很多 ,例如用傳統(tǒng)的 PCB 板設(shè)計(jì)、 用 PLC 設(shè)計(jì)或者用單片機(jī)設(shè)計(jì)。EDA 技術(shù)設(shè)計(jì)電子系統(tǒng)具有用軟件的方式設(shè)計(jì)硬件；設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真，系統(tǒng)可現(xiàn)場編程、在線升級，整個(gè)系統(tǒng)可集成在一個(gè)芯片上等特點(diǎn)；不但設(shè)計(jì)周期短、設(shè)計(jì)成本低，而且將提高產(chǎn)品或設(shè)備的性能，縮小產(chǎn)品體積、提高產(chǎn)品的技術(shù)含量，提高產(chǎn)品的附加值。（2）密碼鎖控制電路包括按鍵數(shù)據(jù)的緩沖存儲電路，密碼的清除、變更、存儲、激活電鎖電路（寄存器清除信號發(fā)生電路），密碼核對（數(shù)值比較電路），解鎖電路（開／關(guān)門鎖電路） 等幾個(gè)小的功能電路?；赩HDL語言的電子密碼鎖是新型現(xiàn)代化安全管理系統(tǒng)，它集微機(jī)自動識別技術(shù)和現(xiàn)代安全管理措施為一體，它涉及電子，機(jī)械，計(jì)算機(jī)技術(shù)，通訊技術(shù)，生物技術(shù)等諸多新技術(shù)。它在工作環(huán)境安全、人事考勤管理等行政管理工作中發(fā)揮著巨大的作用?；赩HDL語言的電子密碼鎖已經(jīng)是現(xiàn)代生活中經(jīng)常用到的工具之一，用于各類保險(xiǎn)柜、房門、防盜門等等。本制作是針對這些電路而設(shè)計(jì)的，將以往的以單片機(jī)實(shí)現(xiàn)設(shè)計(jì)改為可編程器件FPGA利用VHDL編程實(shí)現(xiàn)電子密碼鎖的設(shè)計(jì)。當(dāng)然，密碼又不能太復(fù)雜，太復(fù)雜了可能自己都糊涂了，或者輸入密碼操作成功率低，造成使用不便。 課程設(shè)計(jì)的內(nèi)容本次課程設(shè)計(jì)成功地設(shè)計(jì)了一個(gè)簡單的數(shù)字電子密碼鎖，密碼為 4 位。綜合器的功能就是將設(shè)計(jì)者在EDA平臺上完成的針對某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀