eda課程設(shè)計(jì)基于fpga的任意波形發(fā)生器-全文預(yù)覽
【正文】 swat_wave:beginif(select==0) address=0。endelsebegin k=127/freq。if(select==2) address=256。b01,squr_wave=239。reg[8:0] address。 //輸出控制 ROM 的地址input inclk。 仿真過程首先，我們需要在 建立一個(gè)工程文件名為wave_gen,如圖：綜合實(shí)踐12圖 建立工程文件其次，我們需要在 File/New/VerilogHDL file,文件名為 ,保存在當(dāng)前工程里，如圖：圖 然后在 Processing/start lication 進(jìn)行調(diào)試與仿真結(jié)果如圖：綜合實(shí)踐13圖 仿真結(jié)果①產(chǎn)生正弦波（sina_wave）時(shí)送到 DAC0832 的數(shù)據(jù)： ②產(chǎn)生鋸齒波（swat_wave）時(shí)送到 DAC0832 的數(shù)據(jù)：③產(chǎn)生矩形波（squr_wave）時(shí)送到 DAC0832 的數(shù)據(jù)：④產(chǎn)生三角波（trig_wave）時(shí)送到 DAC0832 的數(shù)據(jù)：綜合實(shí)踐14 由仿真結(jié)果可知，改變 select[1:0]的值，能夠正確的將對(duì)應(yīng)的波形數(shù)據(jù)送到 DAC0832，從而完成了整體設(shè)計(jì)結(jié)論在研究的過程中，通過學(xué)習(xí)和參閱過內(nèi)外相關(guān)的文獻(xiàn)，并從網(wǎng)絡(luò)上獲取最新的硬件開發(fā)指南和芯片開發(fā)手冊(cè)，同時(shí)不斷向身邊的老師請(qǐng)教和學(xué)習(xí)，通過系統(tǒng)的學(xué)習(xí)和實(shí)際工作的鍛煉，積累了必要的基礎(chǔ)知識(shí)，培養(yǎng)了實(shí)際的開發(fā)技能。 綜合實(shí)踐11第 4 章 波形發(fā)生器軟件仿真 設(shè)計(jì)平臺(tái)及仿真工具我們選擇 作為波形發(fā)生器仿真工具，結(jié)合 Verilog 硬件描述語言，該模塊的功能采用 Verilog HDL 來描述，程序 請(qǐng)見附件。 ADDRESS[8..0]：輸出地址指針。前面 2 個(gè)模塊在 FPGA 中實(shí)現(xiàn)，D/A 轉(zhuǎn)換通過外圍電路實(shí)現(xiàn)。 此 外 ， Quartus II 通 過 和 DSP Builder 工 具 與 Matlab/Simulink 相結(jié) 合 ， 可 以 方 便 地 實(shí) 現(xiàn) 各 種 DSP 應(yīng) 用 系 統(tǒng) ； 支 持 Altera 的 片 上 可 編 程 系 統(tǒng)（ SOPC） 開 發(fā) ， 集 系 統(tǒng) 級(jí) 設(shè) 計(jì) 、 嵌 入 式 軟 件 開 發(fā) 、 可 編 程 邏 輯 設(shè) 計(jì) 于 一 體 ，是 一 種 綜 合 性 的 開 發(fā) 平 臺(tái) 。 Quartus II 可 以 在 XP、 Linux 以 及 Unix 上 使 用 ， 除 了 可 以 使 用 Tcl腳 本 完 成 設(shè) 計(jì) 流 程 外 ， 提 供 了 完 善 的 用 戶 圖 形 界 面 設(shè) 計(jì) 方 式 。* 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。 * Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次 上建模。* Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能夠被監(jiān)控 和顯示。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例 程集合。 * 設(shè)計(jì)的規(guī)?？梢允侨我獾?；語言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗?。這些方式包括： 行為描述方式 — 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 — 使用門和模塊實(shí)例語句描述建模。用戶定義的原語既可以是組合邏輯 原語，也可以是時(shí)序邏輯原語。 Gateway Design Automation 公 司 后 來 被 Cadence Design Systems 于1990 年 所 購 并 。 使 用 FPGA 還 可 以 實(shí) 現(xiàn) 動(dòng) 態(tài) 配 置 、在 線 系 統(tǒng) 重 構(gòu) （ 可 以 在 系 統(tǒng) 運(yùn) 行 的 不 同 時(shí) 刻 ， 按 需 要 改 變 電 路 的 功 能 ， 使 系統(tǒng) 具 備 多 種 空 間 相 關(guān) 或 時(shí) 間 相 關(guān) 的 任 務(wù) ） 及 硬 件 軟 化 、 軟 件 硬 化 等 功 能 。綜合實(shí)踐4第 2 章 波形發(fā)生器的基本理論 FPGA 簡(jiǎn)介FPGA 由 可 編 程 邏 輯 單 元 陣 列 、 布 線 資 源 和 可 編 程 的 I／ O 單 元 陣 列 構(gòu) 成 ，一 個(gè) FPGA 包 含 豐 富 的 邏 輯 門 、 寄 存 器 和 I／ O 資 源 。Agilent 公司的 PXI 模塊任意波形發(fā)生器采樣率已經(jīng)能達(dá)到，最高輸出頻率 500MHz。（3）VXI 模塊式VXI 模塊是一種新型的模塊化儀器，它必須插在 VXI 總線機(jī)箱上才能使用，VXI 總線機(jī)箱通過 GPIB 或者 RS232C 等接口與計(jì)算機(jī)相連，VXI 模塊儀器對(duì)組成自動(dòng)測(cè)試系統(tǒng)特別有用，各個(gè)公司的 VXI 卡式儀器模塊可以自由組合使用。 國(guó)內(nèi)外發(fā)展現(xiàn)狀采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲(chǔ)器的任意波形發(fā)生器在一段時(shí)期內(nèi)曾得到廣泛的應(yīng)用，其取樣時(shí)鐘頻率較高且可調(diào)節(jié)，但其對(duì)硬件要求比較高，需要高性能的鎖相環(huán)和截止頻率可調(diào)的低通濾波器（或者多個(gè)低通濾波器） ，且頻率分辨率低，頻率切換速度較慢，已經(jīng)逐步退出市場(chǎng)。任意波形發(fā)生器可以模擬這些特殊信號(hào)，以測(cè)試系統(tǒng)的實(shí)際性能。 任意波形發(fā)生器的功能任意波形發(fā)生器既具有其他信號(hào)源的信號(hào)生成能力，又可以通過各種編輯手段生成任意的波形采樣數(shù)據(jù)，方便地合成其他信號(hào)源所不能生成的任意波形，從而滿足測(cè)試和
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