《dspbuilder設(shè)計》ppt課件-全文預(yù)覽
【正文】 r Of Bits”參數(shù)為 10。 放置輸出端口 SinOut ? 在 Simulink庫瀏覽器的 Altera DSP Builder Blockset庫中，選中 IO amp。 Product模塊 ? Product的兩個輸入中，一個是經(jīng)過一個Delay的 SinLUT查表的輸出，另一個是外部的一位端口 SinCtrl。 Bus庫，找到 Input模塊，放置在新建模型窗口中 。否則只能用芯片中的 LCs來構(gòu)成 放置 Delay模塊 ? 在 Simulink庫瀏覽器的 Altera DSP Builder Blockset庫中，選中 Storage庫下的 Delay模塊，放置到新建模型窗口。 ? LUT中的公式實現(xiàn)的功能是在原輸出的有符號數(shù)據(jù)上加上了 511。 設(shè)置 SinLUT ? 在“ MATLAB Array”編輯框中輸入計算查找表內(nèi)容的計算式。 放置正弦查找表 (SinLUT) ? 在 Altera DSP Builder Blockset庫的 Storage庫中找到查找表模塊 LUT。 ? Specify Clock不選，通常在 simulink圖中的原件的復(fù)位端和時鐘端（如果存在的話）是分別默認接于低電平和與全局時鐘相連的。 Bus Type選擇“ Unsigned Integer”，即無符號整數(shù)。 ? 雙擊新建模型中的 IncCount模塊，打開IncCount的模塊參數(shù)設(shè)置對話框。 – 選中 Altera DSP Builder Blockset庫中的Arithmetic (算術(shù) )條，則在庫瀏覽器的右側(cè)，可以看到 Increment Decrement模塊。 ? 在 DSP Builder應(yīng)用中，主要是使用該庫中的組件、子模型來完成各項設(shè)計，再使用 Simulink庫來完成模型的仿真驗證。ｍ kdir是一個建立新目錄的 Matlab命令， cd是切換工作目錄的 Matlab命令。 – SinCtrl是 1 bit輸入 ， SinCtrl通過 Product就完成了對有無正弦波輸出的控制 。 ? 在利用 DSP Builder進行 DSP系統(tǒng)相關(guān)設(shè)計時，關(guān)鍵的設(shè)計過程大都在 Matlab的圖形仿真環(huán)境 Simulink中進行。另外， DSP Builder在產(chǎn)生 TestBench的同時，還產(chǎn)生了針對 ModelSim仿真的 Tcl腳本來簡化用戶的操作，掩蓋 ModelSim仿真時的復(fù)雜性。 ? 如果用 DSP Builder產(chǎn)生的 DSP模型只是龐大設(shè)計中的一個子模塊，則可以在設(shè)計中調(diào)用 DSP Builder產(chǎn)生的 VHDL文件，以構(gòu)成完整的設(shè)計。 ? 綜合器在綜合操作后會產(chǎn)生一個網(wǎng)表文件 ， 以供下一個流程使用 。由上一步 DSP Builder設(shè)計流程得到 VHDL文件 (由 Simulink模型文件 *.mdl通過 SignalCompilder轉(zhuǎn)換而成 )，送入綜合器進行綜合。 ? 如果希望使用其它第三方的 VHDL綜合器和仿真器 (除 Synplify、 LeonardoSpectrum和 Quartus II綜合器及 ModelSim外 )，或是希望完成特定的適配設(shè)置，如邏輯鎖定、時序驅(qū)動編譯、 ESB特定功能應(yīng)用等，可以選用手動流程設(shè)計。轉(zhuǎn)換獲得的 HDL文件是基于 RTL級 (寄存器傳輸級 )的 VHDL描述。 ? 第二步是利用 Simulink強大的圖形化仿真、分析功能，分析此設(shè)計模型的正確性，完成模型仿真。 ? 得到可綜合的 VHDL代碼之后，可以按傳統(tǒng)的FPGA開發(fā)流程那樣手工對代碼進行綜合和適配，在不需要對代碼進行修改時，可以使用 DSP Builder提供的自動流程，在 Simulink集成環(huán)境中直接調(diào)用特定的綜合器和適配器執(zhí)行生成的相應(yīng)腳本在后臺進行綜合和適配。 ? DSP Builder是一個系統(tǒng)級 (或算法級 )設(shè)計工具，它架構(gòu)在多個軟件工具之上，并把系統(tǒng)級和 RTL級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。 ? 產(chǎn)生于 Matlab\DSP Builder\Quartus II流程的 DSP模塊或其他功能模塊可以成為單片 FPGA電路系統(tǒng)中的一個組成部分，擔(dān)任某個局部電路的功能； ? 通過 Matlab\DSP Builder，可以直接為 Nios II嵌入式處理器設(shè)計各類加速器，成為 Nios II系統(tǒng)的一個接口設(shè)備，與整個片內(nèi)嵌入式系統(tǒng)融為一體。 ? 在 Simulink中搭建系統(tǒng)的模型進行仿真，并可從該模型自動生成可綜合的 VHDL代碼，兩者的邏輯功能一一對應(yīng)。 Simulink模型仿真綜合(Quartus II,LeonardoSpectrum,Synplify)ATOM Netlist產(chǎn)生Quartus IIHDL仿真(ModelSim)綜合(Quartus II,LeonardoSpectrum,Synplify)Quartus II生成編程文件(.pof,.sof)下載至硬件自動流程手動流程mdl轉(zhuǎn)成vhdlMatlabSimulink建立模型DSP Builder設(shè)計流程 ? 第一步是在 Matlab的 Simulink環(huán)境中建立一個 mdl模型文件，調(diào)用 Altera DSP Builder和其它 Simulink庫中的圖形模塊 (Block)，構(gòu)成設(shè)計框圖 (或稱Simulink設(shè)計模型 )。 ? 由于 EDA工具軟件 (諸如 Quartus II、ModelSim)不能直接處理 Matlab的 .mdl文件，這就需要一個轉(zhuǎn)換過程。 ? 如果采用 DSP Builder的自動流程，幾乎可以忽略硬件的具體實現(xiàn)過程， DSP Builder自動調(diào)用 Quartus II等 EDA設(shè)計軟件，完成綜合 (Synthesis)、網(wǎng)表 (ATOM Netlist)生成和 Quartus II適配，甚至在 Matlab中完成FPGA的配置下載過程。 ? 采用手動流程時，除了行為級仿真驗證和設(shè)計輸入外，其它過程與標準的基于 VHDL的 EDA設(shè)計流程是完全一致的。由于這個過程操作可能比較繁瑣，所以 DSP Builder的 SignalCompiler相應(yīng)提供了一個接口，針對設(shè)計，自動產(chǎn)生一個 TCL腳本與綜合器 Synplify或者 LeonardoSpectrum相接。在這一步 ， 設(shè)計者可以在 Quartus II中完成對 Pin(引腳 )的鎖定 ， 更改一些約束條件 。
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