【正文】 f hw=39。en=39。st=st3ac。when st3ac= if lc=00010then st=st2。if xlorld(1)=39。end if。039。039。when st4=ksjs=39。then st=st5。139。when st7=zf=39。st=st9。else st=st9。139。when st11=km=39。ksjs=39。then st=st11。039。else st=st3c。 then st=st15。139。km=39。end if。then st=st19。139。139。else st=st20。if yxj=39。end if。139。when st22=zf=39。st=st23。else st=st23。tz=101。139。else st=st28。ifxlorld(3 downto 0)/=0000and hw=39。en=39。st=st29。end if。when st35=if yxj=39。end if。139。139。else yxj=39。when st3b=if lc=00001then st=st3ab。139。when st3c=if xlorld(1 downto 0)/=00and hw=39。en=39。st=st3e。039。else st=st3e。then st=st3d。139。en=39。km=39。st=st21。end if。039。else st=st0。end if。139。039。q=00000001。end if。process(clk)beginif clk39。139。039。039。process(clk,clrr1)beginif clk39。139。kmt1=10。 end process。then if clrr2=39。 else qqq=qqq+1。end if。139。use 。end Behavioral。y=ksjs。end if。then qqq=00000。event and clk=39。end if。else if qq=11111then kmt1=00。139。end if。139。139。139。end if。ys=39。else if q=11111111then ys=39。039。process(clk,ksjs)beginif clk39。when others=null。039。139。when st3f=if lc=00100then st=st10。else yxj=39。yxj=39。zf=39。end if。when st37=if yxj=39。 end if。039。yxj=39。 then zf=39。else st=st13。end if。st=st5。km=39。039。039。then st=st3a。else st=st29。039。yxj=39。then zf=39。whenst28=ksjs=39。039。039。when st27=km=39。039。en=39。else st=st3d。039。then st=st21。when st20=ksjs=39。039。039。end if。if xlorld(3)=39。when st17=if lc01000then st=st17。139。end if。when st13=if xlorld(4 downto 3)/=00and hw=39。039。end if。if ys=39。en=39。else st=st36。when st10=tz=011。039。en=39。else st=st3a。end if。if yxj=39。else st=st4。139。139。then st=st3。end if。039。yxj=39。then zf=39。039。tz=001。ksjs=39。event and clk=39。039。process(clk,clr)beginif clr=39。signal kmt1,kmt2:std_logic_vector(1 downto 0)。優(yōu)先級(jí)判斷。signal ys:std_logic。 en:out std_logic)。 zf:out std_logic。 xlorld:in std_logic_vector(4 downto 0)。use 。use 。end process。when others=null。tx=st0。then q=0001。tx=st0。then q=0101。tx=st0。then q=0100。tx=st0。then q=0110。tx=st0。then q=0010。tx=st0。then q=1010。tx=st0。then q=1000。tx=st0。then q=1001。end case。else ts=s0。139。else ts=s0。139。else ts=s0。139。else ts=s0。139。else ts=s0。139。else ts=s0。139。else ts=s0。139。else ts=s0。139。139。elsif clk39。139。signal tx:txy。 q1:out std_logic_vector(3 downto 0))。 Unment the following lines to use the declarations that are provided for instantiating Xilinx primitive ponents.library UNISIM。library IEEE。beginInst_kzmk: kzmk PORT MAP( clk =1 , hw =hw, clr =clr , xlorld =xlorld , lc1 =lc , zf =zf0 , y =y , kmt=kmt, tz =tz , en =en0 )。 Q:OUT STD_LOGIC)。 q1 : OUT std_logic_vector(3 downto 0) )。COMPONENT dianji PORT(clk : IN std_logic。 kmt:out std_logic_vector(1 downto 0)。 xlorld : IN std_logic_vector(4 downto 0)。end djzh。 y:out std_logic。 clr :in std_logic。use 。實(shí)驗(yàn)從最初的原理圖設(shè)計(jì)，PCB印制電路板圖使我更加熟悉Protel應(yīng)用軟件的操作，到硬件電路板的實(shí)際制作中，讓我掌握了很多課堂上學(xué)不到的知識(shí)。此次設(shè)計(jì)的程序有部分是通過(guò)老師來(lái)完成的，當(dāng)然也有自己設(shè)計(jì)的。5個(gè)傳感器分別裝在各樓層的檢測(cè)位置，步進(jìn)電機(jī)的驅(qū)動(dòng)及各接口電路板則固定在模型的底座。而其中FPGA和單片機(jī)組成的控制器是由學(xué)校電氣與信息工程系提供的，我所要做的實(shí)物部分就是模型電梯。功能錯(cuò)誤主要是指，在沒(méi)有語(yǔ)法錯(cuò)誤的基礎(chǔ)上，由設(shè)計(jì)思想和算法的問(wèn)題導(dǎo)致不能實(shí)現(xiàn)軟件功能的一類錯(cuò)誤，編譯系統(tǒng)一般不能直接發(fā)現(xiàn)這類錯(cuò)誤，開發(fā)者必須借助于開始系統(tǒng)的寄存器數(shù)據(jù)和RAM數(shù)據(jù)的查看/設(shè)置及斷點(diǎn)運(yùn)行等Debug功能，通過(guò)入口和出口參數(shù)的比較方法才能確定。軟件調(diào)試的主要任務(wù)是排查錯(cuò)誤，大致可分為兩類：邏輯錯(cuò)誤。例：a．兩線粘連在Protel軟件自動(dòng)布線中，設(shè)定的兩線距過(guò)窄，而導(dǎo)致兩線粘連。由于單片機(jī)外圍接口電路和FPGA接口電路可借鑒的資料十分豐富，因此在電路設(shè)計(jì)時(shí)，如果能清楚了解參考資料的設(shè)計(jì)意圖、設(shè)計(jì)要點(diǎn)，應(yīng)該說(shuō)原理上的錯(cuò)誤一般不會(huì)出現(xiàn)。 鍵盤程序流程圖。 電機(jī)模塊ModelSim SE PLUS仿真～。簡(jiǎn)單的說(shuō)就是分頻?！?。 控制模塊流程圖 控制模塊VHDL程序清單電梯控制器控制模塊的VHDL程序清單見附錄2。下面就這三個(gè)模塊的設(shè)計(jì)作進(jìn)一步探討。以下便是此類芯片的一些技術(shù)參數(shù)：● 輸入輸出電壓差：2V；● 輸出電壓：5V、6V、8V、12V等；● 最大輸入電壓：35V；● 工作溫度范圍：0℃~70℃。我們來(lái)看看這個(gè)直流電源的工作原理：首先是220V交流電通過(guò)電源變壓器變成12V的交流電，整流二極管D1～D4組成單相橋式整流電路，將12V交流電壓變成脈動(dòng)的直流電壓，輸出直流電壓，再經(jīng)濾波電容C濾除紋波。 光電傳感器電路 +5V電源電路設(shè)計(jì)及其工作原理 +5V電源電路設(shè)計(jì)原理圖常用小功率直流穩(wěn)壓電源電路由電源變壓器、整流電路、濾波電路、穩(wěn)壓電路等四部分組成，如圖51所示。則電機(jī)在脈沖序列信號(hào)的作用下按預(yù)定方向轉(zhuǎn)動(dòng),通過(guò)改變脈沖序列信號(hào)的快慢即頻率來(lái)控制步進(jìn)電機(jī)轉(zhuǎn)速。 步進(jìn)電機(jī)驅(qū)動(dòng)電路電梯的升降采用步進(jìn)電機(jī)實(shí)現(xiàn)，便于控制而且誤差小。步進(jìn)電機(jī)換向時(shí)，一定要在電機(jī)降速停止或降到突跳頻率范圍之內(nèi)再換向，以免產(chǎn)生較大的沖擊而損壞電機(jī)。因此驅(qū)動(dòng)步進(jìn)電機(jī)時(shí)，應(yīng)當(dāng)先計(jì)算出電機(jī)不失步起動(dòng)的最大頻率，但其計(jì)算過(guò)程涉及參量復(fù)雜，鑒于我們不是機(jī)械專業(yè)學(xué)生，對(duì)其具體理論了解有限，故不能精確計(jì)算出空載起動(dòng)頻率，實(shí)際應(yīng)用對(duì)起動(dòng)段的處理是采用按直線擬合的方法，即階梯升速法。使得在速度、位置等控制領(lǐng)域用步進(jìn)電機(jī)來(lái)控制變的非常的簡(jiǎn)單。通常將控制發(fā)光二極度管的8位字節(jié)數(shù)據(jù)稱為段選碼。通常的七段LED顯示器塊中有八個(gè)發(fā)光二極管，也有人叫做八段顯示器，其中七個(gè)發(fā)光二極管構(gòu)成七筆字形“8”，一個(gè)發(fā)光二極管構(gòu)成小數(shù)點(diǎn)。 顯示電路原理圖 顯示接口芯片介紹(1) 74LS244鎖存器介紹：。如此循環(huán)，使每位顯示該位應(yīng)顯示字符，并保持延時(shí)一段時(shí)間，以造成視覺暫留效果。由于所有段控碼都由一個(gè)8位I/O控制，因此，在同一瞬間，8只LED都會(huì)顯示相同的字符。我們利用8155芯片I/O口構(gòu)成鍵盤/顯示接口電路，為簡(jiǎn)化電路，降低成本，顯示將采用動(dòng)態(tài)顯示。這兩種顯示器可顯示數(shù)字、字符及系統(tǒng)的狀態(tài)。PC口：數(shù)據(jù)口，用于數(shù)據(jù)I/O傳送；控制口，用于傳送控制和狀態(tài)信號(hào)，對(duì)PA，PB口的I/O操作進(jìn)行控制。 鍵盤電路原理圖 可編程并行接口芯片8155介紹8155能提供并行接口所需的各種電路，還包括RAM存儲(chǔ)器和定時(shí)器/記時(shí)器。從一個(gè)鍵到鍵的功能被執(zhí)行主要包括兩項(xiàng)工作：一是鍵的識(shí)別，即在鍵盤中找出被按的是哪個(gè)鍵，另一項(xiàng)是鍵功能的實(shí)現(xiàn)。獨(dú)立式實(shí)際上就是一組相互獨(dú)立的按鍵，這些按鍵可直接與單片機(jī)I/O口連接，即每個(gè)按鍵獨(dú)占一條口線，接口簡(jiǎn)單。這種情況下，當(dāng)不置“1”時(shí)，P2口使用強(qiáng)大的內(nèi)部上拉電路。P1口的輸出緩沖器能夠吸入/放出4個(gè)TTL輸入。在此狀態(tài)下，P0口有內(nèi)部上拉電路。(7) P0口：是一個(gè)8位漏極開路的雙向I/O口。(4) 外部程序存儲(chǔ)器讀選取通信號(hào):在讀外部ROM時(shí)有效（低電平），以實(shí)現(xiàn)外部ROM單元的讀操作。上電自動(dòng)復(fù)位是通過(guò)外部復(fù)位電路的電容充電來(lái)實(shí)現(xiàn)的，由單片機(jī)最小系統(tǒng)圖可知，我們此次的設(shè)計(jì)采用的是按鍵手動(dòng)復(fù)位。振蕩脈沖經(jīng)過(guò)而分頻后產(chǎn)生系統(tǒng)時(shí)鐘信號(hào)，在二分頻的基礎(chǔ)上再三分頻產(chǎn)生ALE信號(hào)，在二分頻的基礎(chǔ)上再六分頻得到機(jī)器周期信號(hào)。外部時(shí)鐘方式是把外部已有的時(shí)鐘信號(hào)引入到單片機(jī)內(nèi)。 單片機(jī)最小系統(tǒng)時(shí)鐘電路介紹：時(shí)鐘電路用于產(chǎn)生單片機(jī)工作所需要的時(shí)鐘信號(hào)，而時(shí)序所研究的是指令執(zhí)行中各信號(hào)之間的相互關(guān)系。SpartanⅡ，6層金屬連線制造。 FPGA最小系統(tǒng)電路接口圖 FPGA芯片介紹本次設(shè)計(jì)采用的是Xilinx公司的SpartanⅡE系列的XC2S100E芯片作為電梯控制器的核心芯片。FPGA最小系統(tǒng)為控制器實(shí)現(xiàn)電梯的各項(xiàng)功能。由于考慮到步進(jìn)電機(jī)帶負(fù)載的能力，本次電梯轎廂的設(shè)計(jì)沒(méi)有開關(guān)門的動(dòng)作，也沒(méi)有直流電機(jī)的驅(qū)動(dòng)。： FPGA實(shí)現(xiàn)電梯控制器的原理框圖方案二：?jiǎn)纹瑱C(jī)和FPGA結(jié)合實(shí)現(xiàn)其全部功能。63湖南工業(yè)大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）第2章 總體方案 方案的選擇與論證基于FPGA的電梯控制系統(tǒng)的設(shè)計(jì)采用可編程邏輯器件，并用超高速硬件描述語(yǔ)言VHDL在使用Xilinx公司的xc2s100epq208芯片上編程實(shí)現(xiàn)了整個(gè)系統(tǒng)的控制部分。分頻模塊：本系統(tǒng)的狀態(tài)轉(zhuǎn)換頻率我們進(jìn)行了1M分頻，應(yīng)用于電機(jī)控制頻率。電梯的升降采用步進(jìn)電機(jī)實(shí)現(xiàn)，便于控制而且誤差小。單片機(jī)AT89S52用于控制鍵盤和顯示。DescriptionHigh估計(jì)2005年2008年中國(guó)的無(wú)機(jī)房電梯將成為最主要的用戶選擇。所有載人垂直升降電梯全部采用雙向安全鉗與雙向限速器，該雙向安全系統(tǒng)是目前中國(guó)電梯標(biāo)準(zhǔn)修改中選擇的安全系統(tǒng)標(biāo)準(zhǔn)，也是歐洲已經(jīng)采用的安全標(biāo)準(zhǔn)。所以第四代無(wú)機(jī)房電梯是目前世界上最先進(jìn)的無(wú)機(jī)房電梯。正是基于此，我想憑我四年所學(xué)來(lái)設(shè)計(jì)一個(gè)電梯模型，其目的是鞏固和復(fù)習(xí)我所學(xué)的專業(yè)知識(shí)、了解電梯的工作原理、增強(qiáng)動(dòng)手制作電路板以及調(diào)試電路的能力。 發(fā)展和物質(zhì)生活水平的提高，電梯成為人們工作、生活中不可或缺的樓宇交通工具