【正文】 d clky=39。 signal tmp,sig1,sig2:std_logic。 scan_code:out std_logic_vector(7 downto 0))。 use 。 SCAN_CODE[7..0]輸出被按下鍵的鍵碼。 (2).鍵掃描模塊 鍵掃描模塊的框圖如圖 411所示。 end if。 第 17 頁 共 37 頁 counter=0000。 if(sig2=39。)then sig2=39。)then if(tmp1=39。 key_pre=counter(0)and counter(1)and counter(2)and counter(3)。 architecture behav of qudou is signal sig1,counter:std_logic_vector(3 downto 0)。 第 16 頁 共 37 頁 entity qudou is port(clk1:in std_logic。 圖 410 去抖邏輯框圖 該電路的 VHDL 程序如下： library ieee。若某行線輸入為 0，組對應(yīng)的該行線與該列線的按鍵被按下，即可確定對 應(yīng)的鍵號。 其中行線與列線分別與按鍵的兩端相連。 TM R1 R0 1 1 1 1 1 第 14 頁 共 37 頁 軟件設(shè)計(jì)程序見附錄。其溫度存儲的格式如下 表 41: DS18B20 溫度值格式表 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 LS Byte bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 MS Byte 23 22 21 20 21 22 23 24 23 22 21 20 21 22 23 24 第 13 頁 共 37 頁 表 42: DS18B20 溫度數(shù)據(jù) 表 （ 3） 、 配置寄存器 。 圖 46 Ds18b20 與 FPGA 的連接 圖 Ds18b20 的內(nèi)部結(jié)構(gòu) DS18B20 內(nèi)部結(jié)構(gòu)主要由四部分組成 ，如 圖 47： 第 12 頁 共 37 頁 圖 47 DS18B20 內(nèi)部結(jié)構(gòu)圖 （ 1） 、 光刻 ROM。 （ 6） 、測量結(jié)果直接輸出數(shù)字溫度信號，以 數(shù)據(jù) 串行 方式 傳送給 FPGA，同時(shí)可傳送校驗(yàn)碼，具有極強(qiáng)的抗干擾糾錯(cuò)能力 。 （ 2）、 溫 度測量的 范圍 為 55℃ ～ +125℃ ， A/D 轉(zhuǎn)換精度 為 9～ 12 位， 精度越高那么測出的溫度也就越精確， 對應(yīng) 溫度分辨率為 ℃ 、 ℃ 、 ℃ 和 ℃ ， 即它第 11 頁 共 37 頁 可 以 實(shí)現(xiàn)高精度 的溫度測量。 它們的特點(diǎn)如下： 圖 45 溫度傳感器的比較 綜合上述各個(gè)傳感器的優(yōu)缺點(diǎn)，這里選擇 半導(dǎo)體熱電阻類型，在本系統(tǒng)中采用DS18B20 溫度傳感器。 接觸式傳感器包括根據(jù)被測物體受溫度影響的膨脹度制成的傳感器； 基于 半導(dǎo)體或?qū)w受溫度影響電阻值或電荷數(shù)發(fā)生改變而制成的傳感器； 基于熱電效應(yīng)的熱電偶 傳感第 10 頁 共 37 頁 器等 。 經(jīng)分頻后輸出 1HZ 的標(biāo)準(zhǔn)秒信號 CLK 4MHZ 的按鍵掃描信號、 1KHZ 的按鍵去抖信號。 圖 41 秒信號產(chǎn)生電路框圖 本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的 40MHz 的方波信號，其輸出至分 頻電路。 在此的系統(tǒng)中利用數(shù)字溫度傳感器 DS18B20和FPGA組成的溫度采集系統(tǒng)經(jīng)處理后送至數(shù)碼管顯示即可。當(dāng)計(jì)時(shí)出現(xiàn)錯(cuò)誤時(shí)，可以用校準(zhǔn)電路對年、月、日、時(shí)、分、秒進(jìn)行校準(zhǔn)。 CLB CLB CLB CLB CLB CLB B CLB CLB CLB CLB CLB CLB CLB CLB CLB B CLB CLB CLB 可編程開關(guān)矩 輸入輸出模塊 互連資源 第 6 頁 共 37 頁 圖 31 日歷時(shí)鐘部分組成框圖 本設(shè)計(jì)還具有顯示年、月、日的功能，其顯示范圍為其總體框架如圖 32。 同時(shí)為了保證與標(biāo)準(zhǔn)時(shí)間的一致，需要在電路上加上一個(gè)校準(zhǔn)電路?？删幊涕_關(guān)用來把 CLB的輸入輸出接到其周圍的線段上，并且可以將兩個(gè)不同的線段連接在一起。 (1).CLB是 FPGA的主要組成部分，圖 21是 CLB基本結(jié)構(gòu)框圖。 綜合以上三種設(shè)計(jì)方案，方案三是最為經(jīng)濟(jì)合理的，也是我們最能理解 的。 即在 MAX+PLUS Ⅱ軟件中用 VHDL 語言編寫各模塊程序，通過編譯后分別封裝成元器件，這些元器件生成頂層文件，再畫出硬件電路圖，這是 EDA 硬件軟件化的一大特點(diǎn)。由設(shè)計(jì)要求可知，可以把電路分為 按鍵 控制電路，譯碼、顯示、驅(qū)動等各部分電路。相應(yīng)的系統(tǒng)硬件部分除了核心模塊單片機(jī)之外，主要的外圍部件還有 按鍵 、 傳感器 等。 課題研究的內(nèi)容 本設(shè)計(jì)主要研究基于 FPGA 的多 功 能 萬年歷 ，要求 如下 ： （ 1）顯示年、月、日、時(shí)、分 、秒，時(shí)間以 24小時(shí)為一個(gè)周期。 本設(shè)計(jì)利用硬件描述語言結(jié)合可編程邏輯器件進(jìn)行的， VHDL 語言具有一下優(yōu)點(diǎn)： （ 1） VHDL 的描述范圍寬使它成為高層次的設(shè)計(jì)的核心，將工作人員的重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試?？删幊踢壍? 3 頁 共 37 頁 輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技 術(shù)可以根據(jù)用戶的要求來構(gòu)造邏輯功能的數(shù)字集成電路，加上 MaxplusII(或最新的 QUARTUS)開發(fā)環(huán)境，不僅簡化了電路的設(shè)計(jì)，降低了成本，提高了系統(tǒng)的可靠性，也給數(shù)字化設(shè)計(jì)帶了了重大變革。 EDA（電子設(shè)計(jì)自動化）是最近幾年才迅速發(fā)展起來的，它是將計(jì)算機(jī)軟件、硬件、微電子技術(shù)交叉運(yùn)用的現(xiàn)代電子技術(shù)。 數(shù)字溫度傳感器 DS18B20，可以直接與 FPGA 相連，構(gòu)成簡單的測量電路，這樣就方便實(shí)現(xiàn)遠(yuǎn)距離傳輸和多點(diǎn)溫度測量；而且 FPGA 相對于單片機(jī)來說速度快，修改方便，可以減少開發(fā)成本和時(shí)間，并增加了系統(tǒng)的靈活性。而傳統(tǒng)的鐘表已經(jīng)不能滿足這些人的要求。新的電子 產(chǎn)品、 電子 技術(shù) 日異更新 。當(dāng)時(shí)間不準(zhǔn)確時(shí)還可以手動校準(zhǔn)。它能支持系統(tǒng)行為級、邏輯門級和寄存器傳輸級三個(gè)不同層次的設(shè)計(jì)。對于前者適用于小規(guī)模的數(shù)字集成電路，并進(jìn)行模擬仿真。 EDA就是典型的硬件設(shè)計(jì)軟件化的設(shè)計(jì)平臺。而且電子產(chǎn)品的更新?lián)Q代也越來越快，現(xiàn)在只靠傳統(tǒng)的純硬件的設(shè)計(jì)方法已經(jīng)不能滿足現(xiàn)代人們的要求。它支持原理圖輸入方法以及傳統(tǒng)的文件輸入方。 它具有極強(qiáng)的 描述能力，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合的設(shè)計(jì)方式，描覆蓋面廣、抽象能力強(qiáng)。 本設(shè)計(jì)是研究基于 FPGA的多功能萬年歷的設(shè)計(jì)，主要實(shí)現(xiàn)以下功能：能夠顯示年、月、日、時(shí)、分、秒，時(shí)間采用 24小時(shí)制。 第 2 頁 共 37 頁 項(xiàng)目研究的背景和意義 現(xiàn)在是一個(gè)科技迅速發(fā)展的時(shí)代。在這樣快節(jié)奏的生活 里， 人們 常常會 忘記了時(shí)間，一旦遇到重要的 會議或重要的事情 而忘記了時(shí)間，這將會帶來很大的損失 。 本設(shè)計(jì)采用的是 數(shù)字溫度傳感器 DS18B20 和 FPGA 組成的溫度采集系統(tǒng) ?，F(xiàn)代計(jì)算機(jī)技術(shù)在電子產(chǎn)品開發(fā)中得到了廣泛的應(yīng)用，以前需要一兩個(gè)月才能開發(fā)出來 的，現(xiàn)在只要幾個(gè)星期甚至更短的時(shí)間，不僅僅縮短了電子產(chǎn)品的研發(fā)周期還提高了自動化程度，降低了生產(chǎn)的成本，增加了產(chǎn)品的競爭力?，F(xiàn)在比較流行的可編程邏輯器件就是 美國 ALTERA 公司的 FPGA 和 CPLD。它的基本特征是：“自頂向下”的設(shè)計(jì)方法，對整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，提高了設(shè)計(jì)的效率，比單片機(jī)或 C 語言要簡單易懂。 （ 4） VHDL 是一個(gè)標(biāo)準(zhǔn)的語言，眾多的 EDA 廠商都支持，因此移植性強(qiáng)。 設(shè)計(jì)方案論證與選擇 方案一：運(yùn)用單片機(jī) C語言實(shí)現(xiàn) 多功能萬年歷的 設(shè)計(jì) 按照設(shè)計(jì)要求，系統(tǒng)軟件編程應(yīng)包含三個(gè)部分：輸入部分，選擇導(dǎo)出部分，輸出顯示部分。 方案二：運(yùn)用數(shù)字邏輯電路實(shí)現(xiàn) 多功能萬年歷的 設(shè)計(jì) 采用 7413 74161 和其它器件構(gòu)成實(shí)現(xiàn)對 萬年歷 控制功能的硬件電路。 方案三：運(yùn)用 EDA 技術(shù)實(shí)現(xiàn) 多功能萬年歷 的設(shè)計(jì) 根據(jù)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)依靠 EDA的 MAX+PLUS Ⅱ設(shè)計(jì)軟件、 VHDL 硬件描述語言及FPGA 芯片實(shí)現(xiàn)多功能萬年歷的設(shè)計(jì)。且 VHDL 語言簡單易懂， FPGA 芯片也是當(dāng)今的流行趨勢。 FPGA 基本結(jié)構(gòu) FPGA器件在結(jié)構(gòu)上，由邏輯功能塊排列為陣列，它的結(jié)構(gòu)可以分為三個(gè)部分：可編程邏輯塊 CLB（ Configurable Logic Block）可編程 I/O模塊（ Input/Output Block）和可編程內(nèi)部連線 PI（ Programmable Interconnect）。