【正文】 timing simulation in QuartusⅡ , and how to download to hardware testing, finally, this paper summed the design of the entire, and pointed to the future Work prospects. In addition, because FPGA core board is the core of the system, so this paper also did a detailed explanation on how to plate FPGA core principle of the production. Key words: DDS。 FPGA 器件含有成度高、體積 小，具有通過用戶編程實現(xiàn)專門應(yīng)用的功能。 FPGA 器件成為研制開發(fā)的理想器件，特別適合于產(chǎn)品的樣機開發(fā)和小批量生產(chǎn)，因此有時人們也把 FPGA 稱為可編程的 ASIC[2]。 最小移頻鍵控（ MSK） 具有連續(xù)的相位，其功率譜緊湊，且頻譜滾降快，帶外抑制較高，抗干擾能力好，因此在軍用民用通信領(lǐng)域里應(yīng)用廣泛 [3]。 采用 FPGA 以全數(shù)字化方法實現(xiàn)通信系統(tǒng)中的關(guān)鍵模塊是一種切實有效的方法。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM 即可。 最近 FPGA 的配置方式已經(jīng)多元化 。 2） 芯片朝著高密度、低壓、低功耗的方向挺進(jìn)。 3） IP 庫的發(fā)展及其作用。典型的 IP核心庫有 Xilinx 公司提供的 LogiCORE 和 AllianceCORE。但是，要實現(xiàn)高速的動態(tài)重構(gòu)，要求芯片功能的重新配置時間縮短 到納秒量級，這就需要對 FPGA 的結(jié)構(gòu)進(jìn)行革新。調(diào)制是將數(shù)字信號與音頻載波組合，產(chǎn)生適合于電話線上傳輸?shù)囊纛l信號（模擬信號），解調(diào)是從音頻信號中恢復(fù)出數(shù)字信號。 ASK 方式容易受增益變化的影響，是一種低效的調(diào)制技術(shù)。在 PSK方式下，用載波信號相位移動來表示數(shù)據(jù)。它已經(jīng)延伸到無線電通信，生物醫(yī)學(xué)，機械等領(lǐng)域。 MSK調(diào)制后的波形在時域內(nèi)具有恒定包絡(luò)結(jié)構(gòu) ,在頻域內(nèi)頻譜具有很小的旁瓣 ,主瓣寬重慶文理學(xué)院本科生畢業(yè)論文 (設(shè)計 ) 第 3 頁，共 25 頁 度窄 ,帶外輻射小的優(yōu)點，并且在主瓣帶寬之外功率譜旁瓣的下降也更加迅速 [12][13]，從而克服了一般FSK、 PSK、 QAM等調(diào)制方式具有相位突變而影響已調(diào)信號高頻分量衰減的缺點。 GPRS 采用分組交換技術(shù)、在通信的過程中不需要建立和保持電路，符合數(shù)據(jù)通信突發(fā)性的特點，并且呼叫建立時間很短。 ①根據(jù)系統(tǒng)的需要完成 FPGA 核心電路、 D/A 轉(zhuǎn)換模塊、鍵盤控制電路及 PCB 板電路的制作。 ④對 MSK 調(diào)制 器進(jìn)行邏輯鎖定和邏輯優(yōu)化。 ⑦采用自行設(shè)計 的硬件 電路進(jìn)行調(diào)試，并采用 示波器 驗證。 本課題主要講述的 MATLAB/Simulink 中 DSP Builder 模塊庫在 FPGA 設(shè)計中的作用及優(yōu)點，恰恰就解決了這些問題。 另外 ，從調(diào)制方式上來講，選擇 MSK 調(diào)制作為本課題的研究對象也具有深遠(yuǎn)的意義。 2 研究所涉及的理論知識介紹 直接頻率合成技術(shù)（ DDS） DDS 概述 1971 年，美國學(xué)者 和 提出了一種以全數(shù)字技術(shù) ， 從相位概念出發(fā)直接合成所需波形的頻率合成原理 ， 這就是直接數(shù)字頻率合成技術(shù) DDS(direct digital synthesis)。除此之外， DDS 的固有特性還包括：相當(dāng)好的頻率和相位分辨率（頻率的可控范圍達(dá) μHz級，相位控制小于 176。但是 ， 系統(tǒng)會存在一個上限頻率 ， 這取決于 N 的選擇和系統(tǒng)的采樣頻率。如果想輸出更高的合成頻率，只有增加一個周期內(nèi)的采樣點數(shù) N，也就是增加采樣頻率。相位累加器的輸出對相位 幅度轉(zhuǎn)換器中的查找表尋址，輸出相應(yīng)的采樣點，經(jīng)過 DAC就可以得到想要的正弦信號。此時可將數(shù)字信號進(jìn)行調(diào)制后再進(jìn)行傳輸 [17]。 MSK 調(diào)制，它的英文名是 Minimum Frequency Shift Keying Modulation，即最小移頻鍵控調(diào)制，它是 FSK 調(diào)制的 一種改進(jìn)形式，實質(zhì)上也就是一種特殊的 FSK調(diào)制。 令 ct??? ? ??? ? ?1bbt??? ? ? ? ? （ 7） 式中， ?? =2 b t??? ????。 MSK 信號的表達(dá)式可正交展開為 ? ? c o s c o s c o s c o s s in s in22k c k k cbbS t x t t x t tTT??? ? ?? ? ? ???? ? ? ?? ? ? ? （ 10） 令 cos kkxI? ， cosk k KxQ???，則 ，上式可變換為： ? ? c o s c o s s in s in22k c k cbbS t I t t Q t tTT????? ? ? ???? ? ? ?? ? ? ? （ 11） 根據(jù)式 （ 11） 就可以構(gòu)成一種 MSK 調(diào)制器。 基于 DDS 的 MSK 調(diào)制器的原理 如圖 3所示 ，首先根據(jù)碼元速率和已調(diào)波符號頻率之間的關(guān)系得到傳號頻率、空號頻率和載波的取值 。這樣就得到了相應(yīng)的MSK 已調(diào)波。 核心板芯片 EP1C6Q240C8 是 Altera 公司生產(chǎn)的 Cyclone FPGA 器件。 Cyclone 器件采用二維行 列不實現(xiàn)定制邏輯，但不同速度的行與列連接邏輯陣列和嵌入式存儲塊連接在一起。 I/O 引腳支持各種單端和差分 I/O 接口標(biāo)準(zhǔn)，如 66/33MHz、 64/62 位 PCI 標(biāo)準(zhǔn)以及最高速度達(dá) 640MHz/s 的 LVDS I/O 接口標(biāo)準(zhǔn)。 M4K RAM 塊可用于實現(xiàn)真正的雙端口、簡單的雙端口或單端口存儲器，最大數(shù)據(jù)寬度為 36 位，最大速度為 250MHz。同時 PLL還具有時鐘合成功能，內(nèi)部實際運行的時鐘可以不同于輸入時鐘頻率，每個 PLL 可以提供 3 個不同頻率的時鐘輸出。配置芯片采用 EPCS1。 THS5651A 轉(zhuǎn)入信號支持直接二進(jìn)制和二進(jìn)制補碼輸入格式，以滿幅為 20mA 的電流形式輸出，其輸出電阻更是高達(dá) 300K 歐。 CLK0, LVDSCLK1p28CLK1, LVDSCLK1n29CLK3, LVDSCLK2n152CLK2, LVDSCLK2p153U1IEP1C12Q240C8 VCCA_PLL127GNDA_PLL130GNDG_PLL131GNDG_PLL2150GNDA_PLL2151VCCA_PLL2154U1HEP1C12Q240C8GND190GND210GND232GND171GND142GND212GND129GND111GND69GND192GND230GND40GND109GND10GND52GND71GND89GND91GND199GND205GND221GND102GND80GND96U1GEP1C12Q240C8VCCINT191VCCINT110VCCINT90VCCINT72VCCINT211VCCINT229VCCIO151VCCIO122VCCIO2189VCCIO2231VCCIO2209VCCIO19VCCIO492VCCIO470VCCIO4112VCCIO3157VCCIO3130VCCIO3172VCCINT198VCCINT204VCCINT220VCCINT81VCCINT97VCCINT103U1FEP1C12Q240C8DATA025nCONFIG26nCEO32nCE33MSEL034MSEL135DCLK36CONF_DONE145nSTATUS146TCK147TMS148TDO149TDI155U1EEP1C12Q240C8TCKTDOTMSVCC3_3 C1C2C3C4C5C6C7C8C9C10C11C12C13VCC3_3BANK 1IO, LVDS0n60IO, LVDS0p59IO, LVDS1n58IO, LVDS1p57IO56IO, VREF2B155IO, LVDS2n (DQ0L7)54IO, LVDS2p (DQ0L6)53IO, DPCLK0 (DQS1L)50IO, LVDS3n (DQ0L5)49IO, LVDS3p (DQ0L4)48IO, LVDS4n47IO, LVDS4p46IO, LVDS5n45IO, LVDS5p44IO, LVDS6n43IO, LVDS6p42IO, LVDS7n41IO, PLL1_OUTn39IO, PLL1_OUTp38IO (ASDO)37IO (nCSO)24IO, VREF1B123IO, LVDS16n (DM0L)21IO, LVDS16p20IO, LVDS17n19IO, LVDS17p18IO, LVDS18n17IO, LVDS18p16IO, LVDS19n15IO, LVDS19p14IO, LVDS20n (DQ0L3)13IO, LVDS20p (DQ0L2)12IO, DPCLK1 (DQS0L)11IO, LVDS21n (DQ0L1)8IO, LVDS21p (DQ0L0)7IO6IO, VREF0B15IO, LVDS22n4IO, LVDS22p (CLKUSR)3IO, LVDS23n (CRC_ERROR)2IO, LVDS23p (INIT_DONE)1U1AEP1C12Q240C8BANK 2IO, LVDS24p (DEV_CLRn)240IO, LVDS24n (DEV_OE)239IO, LVDS25p238IO, LVDS25n237IO, LVDS26p (DQ0T7)236IO, LVDS26n (DQ0T6)235IO, LVDS27p (DQ0T5)234IO, LVDS27n (DQ0T4)233IO, DPCLK2 (DQS1T)228IO, VREF2B2227IO, LVDS28p226IO, LVDS28n225IO, LVDS29p224IO, LVDS29n223IO, LVDS30p222IO, LVDS31p219IO, LVDS31n218IO, LVDS32p217IO, LVDS32n216IO, LVDS33p215IO, LVDS33n214IO, LVDS34p213IO, VREF1B2208IO, LVDS39p207IO, LVDS39n (DM0T)206IO, LVDS40p203IO, LVDS40n202IO, LVDS41p201IO, LVDS41n200IO195IO, VREF0B2194IO, DPCLK3 (DQS0T)193IO, LVDS46p197IO, LVDS46n196IO, LVDS47p (DQ0T3)188IO, LVDS47n (DQ0T2)187IO, LVDS48p (DQ0T1)186IO, LVDS48n (DQ0T0)185IO, LVDS49p184IO, LVDS49n183IO, LVDS50p182IO, LVDS50n181U1BEP1C12Q240C8BANK 3IO, LVDS51p180IO, LVDS51n179IO, LVDS52p178IO, LVDS52n177IO, VREF0B3176IO (DQ1R0)175IO, LVDS53p (DQ1R1)174IO, LVDS53n (D