【正文】 ieee。 high : out std_logic。code=00000。code=00001。code=00010。code=00011。code=00100。code=00101。code=00110。code=00111。code=01000。code=01001。code=01010。code=01011。code=01100。code=01101。code=01110。code=10001。code=10010。code=10011。code=10100。code=10101。code=10110。code=10111。 End case。 通過本次設計，對 EDA 技術、對電子技術、對 quartusII、對 verilog 語言，我們都有了更深層次的認識理解，并從實踐中感受到了 EDA 技術給我們設計者帶來的方便。 22 致 謝 首先要感謝指導老師王棟 的嚴格指導和親切關懷，從一開始選題方向的指導，以及 VHDL 程序上的幫助，又提供了實驗室這 么好的良好的設計環(huán)境和條件，最終才使我能夠順利完成項目的設計， 老師兢兢業(yè)業(yè)的 工作精神、踏實真誠的處事態(tài)度也讓我受益匪淺。 23 參考文獻 [1] 康華光 ,陳大欽 .電子技術基礎數(shù)字部分（第四版） [M].高等教育出版社 ,1987:4559. [2] 潘松 .EDA 技術實用教程 [M].北京 :科學教育出版社 ,20xx:238. [3] 盧毅編著 .VHDL 與數(shù)字電路設計 [M].北京 .科技大學出版 ,20xx:3840. [4] 侯佰亨 ,顧新編著 .VHDL 硬件描述語言與實際應用 [M].西安 .西安電子科社 ,20xx:269280. [5] 謝自美 .電子線路設計（第二版） [M].華中科技大學出版社 ,20xx:130135. [6] 王金明 .數(shù)字系統(tǒng)設計與 verilog HDL（第四版 ) [M].電子工業(yè)出版社 ,20xx:264270. 24 附 錄 1．音樂節(jié)拍和音調發(fā)生器模塊 VHDL 程序設計 LIBRARY IEEE。音樂節(jié)拍時鐘 4HZ SEL : IN STD_LOGIC。 ARCHITECTURE one OF NoteTabs IS COMPONENT music 音符數(shù)據(jù) ROM1 PORT( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0)。) and (Counter=256 or rst=39。 end if。) and (sel=39。 end if。 2． 分頻預置數(shù)模塊的 VHDL 設計程序如下： LIBRARY IEEE。 HIGH : OUT STD_LOGIC。 CODE=0000。 CODE=0001。 WHEN 0010 = Tone=01110010000 。 912。039。 HIGH =39。 CODE=0110。 WHEN 0111 = Tone=10101011100 。1372。139。 HIGH =39。 CODE=0011。 WHEN 1100 = Tone=11001010110 。1622。139。 HIGH =39。 END CASE。 ENTITY Speakera IS PORT ( clk : IN STD_LOGIC。 ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC。 將 CLK 進行 16 分頻， PreCLK 為 CLK 的 16 分頻 27 IF Count411 THEN PreCLK = 39。EVENT AND clk = 39。 END PROCESS。139。 ELSE Count11 := Count11 + 1。 END IF。EVENT AND FullSpkS = 39。139。039。 END。 Data_radix = dec。 inclock : IN STD_LOGIC 。 COMPONENT lpm_rom GENERIC ( lpm_width : NATURAL。 lpm_file : STRING)。 30 END COMPONENT。 。 lpm_rom_ponent : lpm_rom GENERIC MAP ( LPM_WIDTH = 4, LPM_WIDTHAD = 8, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LPM_FILE = G:/MUSIC/SINGER/) PORT MAP ( address = address, inclock = inclock, q = sub_wire0)。 inclock : IN STD_LOGIC 。 lpm_address_control : STRING。 END music。 USE 。樂曲演奏數(shù)據(jù) DEPTH = 256 。 END IF。139。 THEN Count2 := NOT Count2。 DelaySpkS : PROCESS(FullSpkS)將輸出再 2分頻，展寬脈沖，使揚聲器有足夠功率發(fā)音 VARIABLE Count2 : STD_LOGIC。039。 FullSpkS = 39。 BEGIN IF PreCLK39。 THEN Count4 := Count4 + 1。 Count4 := 0000。 BEGIN PreCLK = 39。音樂符對應分頻 11位 SpkS : OUT STD_LOGIC )。音樂符數(shù)控分頻電路模塊 USE 。1728。 WHEN 1111 = Tone=11011000000 。 CODE=0110。 HIGH =39。139。1480。 26 WHEN 1001 = Tone=10111001000 。 CODE=0001。 HIGH =39。039。1197。 WHEN 0101 = Tone=10010101101 。 CODE=0011。 HIGH =39。039。039。音樂符對應分頻11 位 END。 ENTITY ToneTaba IS PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) 。 u1 : MUSIC PORT MAP(address=Counter , q=ToneIndex,clock=clk)。)) THEN Counter =10010000。EVENT AND clk = 39。)) then Counter = 00000000。EVENT AND clk = 39。 q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。復位鍵 ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) )。 USE 。 同時也感謝同組的同學以及我們專業(yè)其他同學，此次設計的順利完成少不了你們的毫無保留幫助和傾盡全力的支持，在此我衷心感謝你們。本次的設計讓我明白了理論與實際相結合是很重要的，僅有所學的理論知識是遠遠不夠的 ，我們應該把所學的理論知識與實踐相結合起來，從理論中得出結論，才能真正提高自己的實際動手能力和獨立思考的能力。 End。139。139。139。139。139。139。139。139。139。139。139。139。139。139。039。039。039。039。039。039。039。039。音樂符對應分頻 11位 End。 Entity toaba is Port( index : in std_logic_vector(4 downto 0)。 在前面的 VHDL 設計中，我們只能通過程序輸出 “ 梁祝 ” 曲子中的 13個音符的分頻預置數(shù)（即計數(shù)初值），但是在其它的樂曲中可能會用到另外的那些音符，因此對程序進行修改完善它的功能，使其能輸出另外那些音符的分頻預置數(shù)。由表中可知高音 1 的分頻系數(shù)為 319，即對輸入時鐘 Clk 進行 319 次分頻就可得高音 1的發(fā)聲頻率，因此這個程序實現(xiàn)了模塊的功能。 數(shù)控分頻模塊中對 Clk 輸入信號的分頻比由 11 位預置數(shù) tone[10..0]決定。此 時從數(shù)控分頻器中出來的輸出信號是脈寬極窄的脈沖式信號，為了有利于驅動揚聲器，需另加一個 D觸發(fā)器以均衡其占空比，這時的頻率就變?yōu)樵瓉淼?1/2，剛好就是相應音符的頻率。 仿真結果如下圖： 圖 12 音樂節(jié)拍和音調模塊 NoteT