【正文】 轉(zhuǎn)換器的輸出波形相當于是一個連續(xù)平滑波形的采樣，根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號頻率的兩倍。其基本環(huán)節(jié)由計數(shù)器 (Counter)、只讀存儲器 (EPROM)、數(shù)碼管 顯 示 低通濾波 按鍵輸入控 制 字 FPGA 相 位 累加器 波 形 存儲器 D/A 轉(zhuǎn)換器 波形輸出 天津職業(yè)技術(shù)師范大學 20xx 屆本科生畢業(yè)設(shè)計 10 數(shù)模轉(zhuǎn)換器 (MDAC)和濾波器等組成 （ 同 DDS 原理 ） 。相位累加器位數(shù)為 N，最大輸出為 2N1，對應于 2π 的相位，累加一次就輸出一個相應的相位碼，通過查表得到正弦信號的幅度，然后經(jīng) D/A 轉(zhuǎn)換及低通濾波器濾除不 需要的取樣分量，以便輸出頻譜純凈的正弦波信號 [11]。若我們將一個信號周期看作是 360176。例如在圖 26 中，以 A 信號為參考， B 信號相對于 A 信號作滯后移相 φ176。 相位 /幅度轉(zhuǎn)換電路 系 統(tǒng) 控 制 電 路 輸入寄存器 算術(shù)運算電路 加法器 低位累加器 ROM 算術(shù)運算電路 高位累加器 輸出控制 基準時鐘 頻率調(diào)諧字輸入 頻率控制字 相位控制字 控制信號 相位累加器 進位信號 輸出 天津職業(yè)技術(shù)師范大學 20xx 屆本科生畢業(yè)設(shè)計 11 圖 26 移相示意圖 若輸出信號 A 和 B 的相位差可調(diào)，須保證兩路信號同步，故應滿足以下條件： (1)輸入到兩個頻率合成器芯片的參考時鐘之間的相位偏移要足夠小。 (2)頻率控制字送到頻率合成器的數(shù)據(jù)緩沖區(qū)后，還必須通過一個更新時鐘才能將數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)送到相位累加器，成為有效數(shù)據(jù)后進行輸出。 Ф ? 2? tw sin(wt) A B t2 有效區(qū) REFCLK UPDATE t1 天津職業(yè)技術(shù)師范大學 20xx 屆本科生畢業(yè)設(shè)計 12 (3)在第一次傳送數(shù)據(jù)之前必須先使 頻率合成器 復位，以保證 其 輸出 的 相位 是 可知 的 。因為要求產(chǎn)生頻率可調(diào) 的 正弦波，且都要以數(shù)字的形式進行控制和處理，所以在設(shè)計中將分別對部分電路提出幾種實現(xiàn)方案并進行分析和論證。 實現(xiàn) DDS 的三種技術(shù)方案 ： DDS 單片電路的解決方案 隨著微電子技術(shù)的飛速發(fā)展，目前市場上性能優(yōu)良的 DDS 產(chǎn)品不斷推出，主要有 Qualm、 AD、 Sciteg 和 Stanforc 等公司單片電路 (monolithic)。 AD9850 是 AD 公司采用先進的 DDS 技術(shù)， 1996 年推出的高集成度 DDS 頻率合成器，它內(nèi)部包括可編程 DDS 系統(tǒng)、高性能 DAC 及高速比較器，能實現(xiàn)全數(shù)字編程控制的頻率合成器和時鐘發(fā)生器。 32 位頻率控制字，在 125MHZ 時鐘下，輸出頻率分辨率達。 DAC 輸出兩個互補的模擬電流，接到濾波器上。 ML2035 為 DIP8 封裝，各引腳功能如 表 21 所示。 可編程正弦波發(fā)生器芯片 ML2035 設(shè)計巧妙，具有可編程、使用方便、價格低廉等優(yōu)點，應用范圍廣泛，適合需要低成本、高可靠性的正弦信號的場合。 Altera 的 PLD 具有高性能、高集成度和高性價比的優(yōu)點，此外它還提供了功能全面的開發(fā)工具和豐富的 IP核、宏功能庫等，因此 Altera 的產(chǎn)品獲得了廣泛的應用。就合成信號質(zhì)量而言，專用 DDS 芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用 FPGA也能輸出較高質(zhì)量的信號，雖然達不到專用 DDS 芯片的水平，但信號精度誤差在允許范圍之內(nèi) [16]。方法簡單，易于程控，便于集成。 移相方案 要實現(xiàn)兩路信號具有確定的相位差，采用數(shù)字移相技術(shù)，這是目前移相技術(shù)的潮流。這種處理方式的實質(zhì)是將數(shù)據(jù)地址的偏移量映射為信號間的相位值。 綜合各方面考慮本設(shè)計采用前一種方式，具體調(diào)整方法如下： 可預置計數(shù)器的初值不同，從 ROM 中讀出周期信號函數(shù)采樣信號時的起始地址就不同，對應的信號相位也就不同。波形表存儲器 ROM 有三種方法實現(xiàn)。然后由單片機根據(jù)鍵盤輸入的不同要求，對各點數(shù)據(jù)乘相應系數(shù)并 疊加，再將所得到的新數(shù)據(jù)存儲在 RAM 中，此時便得到了所需要的波形數(shù)據(jù)表。因此 ROM 可以 選用第三種方法。 天津職業(yè)技術(shù)師范大學 20xx 屆本科生畢業(yè)設(shè)計 16 方案二：采用特殊存儲器雙口 RAM。 對比上述兩種方案，方案一 雖然 成本低 、 容量大 ，但 硬件電路較復雜 。 BCD乘法器 14527接成加法級聯(lián)方式，輸入頻率由晶振提供，級聯(lián)輸出頻率為： 1 0 0 0 0 k5k410k31 0 0k21 0 0 0k11 0 0 0 0f ????????? （ 23） 式中 K K K K K5 為 BCD 乘法器置數(shù)。 比較兩種方案，方案二設(shè)計簡單，易于控制，故選方案二。 Cyclone II FPGA 器件的成本比第一代 Cyclone 器件低 30%，可滿足低成本大批量應用需求。 天津職業(yè)技術(shù)師范大學 20xx 屆本科生畢業(yè)設(shè)計 17 表 22 Cyclone II 器件的特性 特 性 說 明 成本優(yōu)化的架構(gòu) 器件架構(gòu)為最低的成本而優(yōu)化，提供多達 68,416 個邏輯單元 (LE)，密度超過第一代 Cyclone FPGA 的三倍。這些乘法器可用于實現(xiàn)通用 DSP 功能，如有限沖擊響應 (FIR)濾波器、快速傅立葉變換、相關(guān)器、編 /解碼器以及數(shù)控振蕩器 (NCO)。 接口和 協(xié)議支持 支持串行總線和網(wǎng)絡(luò)接口（如 PCI 和 PCIX），快速訪問外部存儲器件，同時還支持大量通訊協(xié)議，包括以太網(wǎng)協(xié)議和通用接口。 片內(nèi)匹配 支持驅(qū)動阻抗匹配和片內(nèi)串行終端匹配。內(nèi)置的 CRC 校驗電路簡化了校驗流程，只需在 Quartus II 軟件中單擊一下即可。另外， EP2C8Q208C8 / EP2C8Q208C8N 的型號標識如表 23 所示。另外采用 VHDL 硬件描述語言實現(xiàn)整個 DDS 電路，不僅利于設(shè)計 文檔的管理，而且方便設(shè)計的修改和擴充，還可以在不同 FPGA 器件之間實現(xiàn)移植。 在設(shè)計相位累加器模塊和加法器模塊時采用 FPGA 單元庫 中 16～ 32 位加法器，它們可以很容易地實現(xiàn)高達 32 位的相位累加器。 相位 /幅度轉(zhuǎn)換電路 相位 /幅度轉(zhuǎn)換電路是 DDS 電路中的另一個關(guān)鍵部分。 相位 /幅度轉(zhuǎn)換電路中的主要問題在于 ROM 的大小。 用 VHDL設(shè)計 8位 ROM，其模塊如圖 32所示 。 查找表型 FPGA的可編程邏輯單元是由功能為查找表構(gòu)成邏輯函數(shù)發(fā)生器 , 實現(xiàn)與其它功能塊的可編程連接。 EP2C8Q208的最大系統(tǒng)門數(shù)為 165,888，它有 8,256個邏輯宏單元和 18個嵌入式陣列塊，最大可提供 4KB的ROM/RAM位，完全滿足 DDS的設(shè)計要求。EP2C8采用查找表 (LUT)和嵌入式陣列塊 (EAB)結(jié)合的結(jié)構(gòu)，可用來實現(xiàn)存儲器、專用天津職業(yè)技術(shù)師范大學 20xx 屆本科生畢業(yè)設(shè)計 22 邏輯功能和通用邏輯功能，每個 LE包含四個輸入 LUT、一個可編程的觸發(fā)器、進位鏈和一個層疊鏈。從本質(zhì)上講 ， FPGA是一種比半定制還方便的 ASIC 設(shè)計技術(shù)。 波形表的生成 直接數(shù)字頻率合成器選用基于查詢表 LUT 的方法這類方法，在 ROM 中存儲完整的或部分的正弦信號，相位累加器的輸出作為讀取 ROM 的地址信號，正弦 ROM查找表完成查表轉(zhuǎn)換 ,也可以理解成相位到幅度的轉(zhuǎn) 換 ,它的輸入是相位累加器的輸出 ,事實上就是 ROM 的地址值 。 在 FPGA（針對 Altera 公司的器件）中， ROM 一般由 EAB 實現(xiàn)，且 ROM 表的尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足信號性能的前提下，如何有效利用 FPGA 的有限資源，成為相位 /幅度轉(zhuǎn)換電路中最關(guān)鍵的一點。 用 VHDL設(shè)計相位累加器模塊，其模塊如圖 31所示 。小的累加器可以利用 Cyclone II 器件的進位鏈得到快速、高效的電路結(jié)構(gòu)。 I/O_ASDOASDII/O_nCS0nCSI/O CRC_ERRSD_CASI/O CLK_USRSD_WEI/OSD_DQM0I/OSD_DQ7VCCI/OI/OSD_DQ6GNDGNDI/OSD_DQ5I/OSD_DQ4I/OSD_DQ3I/OSD_DQ2I/OSD_DQ1I/OSD_DQ0TDOTDOTMSTMSTCKTCKTDITDIDATA0DATADCLKDCLKnCEnCECLK0CLKINCLK1CLK1GNDGNDnCONFIGnCONFIGCLK2CLK2CLK3CLK3VCCI/OI/OI/O 30 BELLI/OF_A1VCCINTI/OF_A2I/OF_A3I/OF_A4GNDI/OF_A5GNDGNDI/OF_A6I/O_DEV_OEF_A7I/OF_A17VCCI/OI/OF_A18I/OF_WEI/OF_A20I/OF_A19I/OF_A8I/OF_A9GNDGNDGND_PLL1GNDVCCD_PLL1PLLVAGND_PLL1GNDVCCA_PLL1PLLVAGNDA_PLL1GNDGNDGNDI/O_DEV_OEF_A15I/OF_A14I/OF_A13I/OF_A12I/OF_A11I/OF_A10VCCI/OI/OF_DQ4I/OF_DQ12GNDGNDVCCINTI/OF_DQ5I/OF_DQ13I/OF_DQ6I/OF_DQ14VCCI/OI/OF_DQ7GNDGNDI/OF_DQ15I/O I/OF_A16I/OF_DQ11GNDGNDVCCINTI/OF_DQ3I/OF_DQ10I/OF_DQ2VCCI/OI/OF_DQ9GNDGNDI/OF_DQ1I/OF_DQ8I/OF_DQ0I/OF_OEI/OF_CEVCCI/OI/OF_A0GNDGNDI/OI/P94I/OI/P95I/OI/P96I/OI/P97VCCI/OI/P98I/OI/P99GNDGNDI/OI/P101I/OI/P102I/OI/P103I/OI/P104I/OI/P105I/OI/O106I/O_INIT_DONEINIT_DONEI/O_nCEOnCEOVCCI/OI/0I/O110GNDGNDI/OI/O112I/OI/O113I/OI/O114I/OI/O115I/OI/O116I/OI/O117I/OI/O118GNDVCCINTnSTATUSnSTATUSVCCI/OCONFIG_DONEnCONF_DONEGNDGNDMSEL1GNDMSEL0GNDI/OI/O127I/OI/O128CLK7CLK7CLK6CLK6CLK5CLK5CLK4CLK4I/OI/O133I/OI/O134I/OI/O135VCCI/OI/OI/O137I/OI/O138I/OI/O139GNDGNDI/OI/O141I/OI/O142I/OI/O143I/OI/O144I/OI/O145I/OI/O146I/OI/O147VCCI/OI/OI/O149I/OI/O150I/OI/O151I/OI/O152GNDGNDGND_PLL2GNDVCCD_PLL2PLLVBGND_PLL2GNDVCCA_PLL2PLLVBGNDA_PLL2GNDGNDGNDI/OI/O160I/OI/O161I/OI/O162I/OI/O163I/OI/O164I/0I/O165VCCI/OGNDGNDI/OI/O168I/OI/O1