【正文】 圖 38 系統(tǒng)板 COM 口模塊與 FPGA 連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 RXD Pin_G6 JP1_18 COM1 Port TXD TXD Pin_G7 JP1_19 COM1 Port RXD 表 36 串行 COM 接口模塊與 FPGA 管腳配置表 PS/2 鼠標(biāo)、鍵盤接口 EDA/SOPC系統(tǒng)板上提供了兩個標(biāo)準(zhǔn)和 PS/2接口用于連接外部的 PS/2鼠標(biāo)和鍵盤設(shè)備。 39 圖 39 PS/2 接口引腳定義 圖 310 PS/2 模塊與 FPGA 的電路連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 KB_DAT Pin_C7 JP3_12 KeyBoard data KB_CLK Pin_D7 JP3_10 KeyBoard clock MS_DAT Pin_D9 JP3_16 Mouse data MS_CLK Pin_D8 JP3_14 Mouse clock 表 37 PS/2 模塊接口與 FPGA 管腳配置表 40 USB Device 接口 EDA/SOPC系統(tǒng)板上提供一路 USB設(shè)備接口。 圖 311 USB Device 接口與 FPGA 的電路連接框圖 圖 311所示為 USB Device接口與 FPGA的電路連接框圖。這些器件不僅結(jié)構(gòu)復(fù)雜，體積龐大，且比較昂貴，目前市場上大部分以太網(wǎng)控制器的封裝均超過 80 引腳，而符合 IEEE 802． 3 協(xié)議的 ENC28J60 只有 28 引腳 既能提供相應(yīng)的功能，又可以大大簡化相關(guān)設(shè)計，減小空間。 它是一個單片立體聲 ADC 和 DAC，采用了流信號處理技術(shù)，芯片內(nèi)部集成了模擬前端（包括程控放大器、自動增益控制）和數(shù)字聲音處理單元，支持 IIS 總線接口，數(shù)據(jù)格式最多高達(dá) 20 位，芯片內(nèi)部的數(shù)字聲音處理單元可以產(chǎn)生如重低音、音量控制、靜音等功能，全部都可以通過其 SPI接口來控制。 在電位器的右邊有兩個跳線端子，左邊的一個用于功放信號輸入的選擇，如果跳至 FPGA 一側(cè)則進(jìn)入功放的信號為 FPGA 輸出的信號；如果跳到另一側(cè)則進(jìn)入功放的信號為 AIC23 模塊的輸出信號。 43 圖 313 音頻 Audio編解碼模塊 與 FPGA 的電路連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 AUDIO_SDIN Pin_F15 JP3_66 AUDIO_SCLK Pin_H7 JP3_68 AUDIO_CS Pin_F14 JP3_64 AUDIO_BCLK Pin_。 圖 313所示為音頻 Audio編解碼模塊與 FPGA的電路連接框圖。 該芯片為超低功耗設(shè)計，被廣泛的應(yīng)用在如 MD、 CD 以及 MP3 隨身聽、便攜式產(chǎn)品以及數(shù)字錄像機(jī)等領(lǐng)域。 表 39 所示為 NET網(wǎng)絡(luò)模塊 接口 與 FPGA 的管腳分配表。 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 USB11_D[0] Pin_D15 JP3_30 USB11_D[1] Pin_D16 JP3_32 USB11_D[2] Pin_C16 JP3_34 USB11_D[3] Pin_C17 JP3_36 USB11_D[4] Pin_C18 JP3_38 USB11_D[5] Pin_E7 JP3_40 USB11_D[6] Pin_E8 JP3_42 USB11_D[7] Pin_E9 JP3_44 USB11_INT Pin_E15 JP3_50 USB11_A0 Pin_C14 JP3_28 41 USB11_CS Pin_E11 JP3_46 USB11_RD Pin_F8 JP3_52 USB11_WR Pin_F9 JP3_54 USB11_RST Pin_B3 JP1_8 表 38 USB Device 模塊接口與 FPGA 管腳配置 以太網(wǎng)絡(luò)接口 ENC28J60 是 Microchip Technology(美國微芯科技公司 )推出的 28 引腳獨立以太網(wǎng)控制器。它還支持本地的 DMA 傳輸。圖 310所示 為系統(tǒng)板上兩個標(biāo)準(zhǔn) PS/2接口與 FPGA的電路連接框圖。 圖 38所示為系統(tǒng)板上的串行接口 COM與 FPGA的連接框圖。要識別按鍵，首先固定輸出 4行為高電平，然后輸出 4列為低電平，如果讀入的 4行有一位為低電平，那么對應(yīng)的該行肯定有一個按鍵按下，這樣便可以獲取到按鍵的行值。當(dāng)按鍵被按下時，按鍵輸出一個低電平信號到 FPGA對應(yīng)的 I/O管腳，反之不按時按鍵輸出一個高電平信號至 FPGA對應(yīng)的 I/O管腳 。 圖 35 八位七段數(shù)碼管與 FPGA 連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 Seg[0] Pin_M6 JP1_28 7Seg display “a” Seg[1] Pin_M5 JP1_27 7Seg display “b” Seg[2] Pin_L8 JP1_26 7Seg display “c” Seg[3] Pin_J4 JP1_25 7Seg display “d” Seg[4] Pin_H6 JP1_24 7Seg display “e” Seg[5] Pin_H5 JP1_23 7Seg display “f” Seg[6] Pin_H4 JP1_22 7Seg display “g” Seg[7] Pin_H3 JP1_20 7Seg display “dp” SEL[0] Pin_N6 JP1_31 7Seg COM port setcle SEL[1] Pin_N4 JP1_30 SEL[2] Pin_N3 JP1_29 表 33 八位七段數(shù)碼管 接口與 FPGA 管腳配置表 36 開關(guān)量輸入 八 位按鍵開關(guān)輸入 按鍵開關(guān)輸入模塊就是通過手動按動鍵值為系統(tǒng)提供可控的脈沖信號。 34 圖 34 16 位 LED 燈與 FPGA 連接框圖 信號名稱 FPGA I/O 名稱 核心板接口管腳號 功能 說明 LED[0] Pin_B14 JP3_49 LED1 display LED[1] Pin_A14 JP3_51 LED2 display LED[2] Pin_B15 JP3_53 LED3 display LED[3] Pin_A15 JP3_55 LDE4 display LED[4] Pin_B16 JP3_57 LED5 display LED[5] Pin_A16 JP3_59 LED6 display LED[6] Pin_B17 JP3_61 LED7 display LED[7] Pin_A17 JP3_63 LED8 display LED[8] Pin_B18 JP3_65 LED9 display LED[9] Pin_A18 JP3_67 LED10 display LED[10] Pin_B19 JP3_69 LED11 display LED[11] Pin_A19 JP3_71 LED12 display LED[12] Pin_B20 JP3_73 LED13 display LED[13] Pin_E14 JP3_48 LED14 display LED[14] Pin_M16 JP3_77 LED15 display LED[15] Pin_H15 JP3_79 LED16 display 表 32 16 位 LED 燈 模塊 接口與 FPGA 管腳配置表 35 八位動態(tài)七段碼管顯示 EDA/SOPC 系統(tǒng)板上使用的七段碼管為八位動態(tài)掃描方式的共陰極性的數(shù)碼管。當(dāng) FPGA對 LED燈輸出高電平時， LED燈被點亮，輸出為低電平時 LED燈熄滅。如 JP3_34 指的是核心板擴(kuò)展接口 JP3 的第 34 號管腳。 ? 其接口采用標(biāo)準(zhǔn)的 8 位微處理器接口。其主要技術(shù)參數(shù)和性能如下： ? 電源： VDD： +5V177。如下圖 32 所示，是系統(tǒng)板的整個功能模塊的布局圖。 ? 1 路高速擴(kuò)展模塊。 ? 1 個 4 4 鍵盤輸出陣列。 ? 2 個 PS2 鍵盤 /鼠標(biāo)接口。 ? 1 個標(biāo)準(zhǔn)串行接口。 EDA/SOPC 系統(tǒng) 板資源 EDA/SOPC 實驗開發(fā)平臺提供的資源有： ? 標(biāo)準(zhǔn)配置核心板為 SOPCNIOSEP2C35（核心芯片為 EP2C35F484C8）。 圖 216 電源 管理模塊流程圖 24 擴(kuò)展接口 開發(fā)板上提供的資源模塊占用了部分 FPGA 引腳，除此之外，還有 164 個左右的可用 IO供用戶自定義使用，這些 IO 通過 JP JP JP3 擴(kuò)展接口引出。 圖 215 電源適配器插頭說明 核心板與系統(tǒng)板和擴(kuò)展板接合起來使用時，核心板的供電由系統(tǒng)板提供。 表 213 所示為七段碼 LED 數(shù)碼管的每段與 FPGA 的管腳連接配置表。 圖 212 復(fù)位按鍵與 FPGA 連接框圖 信號名稱 對應(yīng) FPGA管腳名稱 功能 說明 Reset Pin_B3 復(fù)位按鍵輸入 表 212 復(fù)位按鍵與 FPGA 管腳配置表 七段碼 LED 數(shù)碼管 顯示 七段碼 LED數(shù)碼管 是 核心 板上提供的另一個方便開發(fā)人員調(diào)試的顯示設(shè)備。 復(fù)位按鍵連接到 FPGA 的 B3 引腳上，可以供開發(fā)人員作為 Nios II CPU 的復(fù)位信號。 這四個 LED 燈位于核心板的右下方（四個自定義按鍵的上方）， 這四個LED 由 FPGA 的 IO 引腳直接驅(qū)動，當(dāng) FPGA 對應(yīng)的 IO 輸出高電平時， LED 點亮；當(dāng) FPGA 對應(yīng)的 IO 輸出低電平時， LED 熄滅。按鍵與 FPGA 的硬件連接 如圖210。 如果設(shè)計人員需要其它頻率時鐘源，可以在 FPGA 內(nèi)部進(jìn)行分頻或利用FPGA 內(nèi)部 PLL 倍頻等途徑來得到。開發(fā)板上的主時鐘源為 50MHz，通過內(nèi)部 PLL 進(jìn)行 3 倍頻可得到穩(wěn)定的 150MHz 時鐘，所以 Nios II CPU 可以在 150MHz 主頻上與 SDRAM 進(jìn)行數(shù)據(jù)交互，數(shù)據(jù)吞吐率高達(dá) 300Mbytes/S，如此高的數(shù)據(jù)交互能力，足以滿足不同開發(fā)人士所需 。該芯片由 4096 Blocks 32 Pages 528bytes 組成，支持塊擦除、頁編程、頁讀取、隨即讀取、智 能拷貝備份、 4 頁 /塊同時擦除和 4 頁 /塊同時編程等操作。 13 圖 26 Nor Flash 與 FPGA 連接框圖 核心板上的 Nor Flash 存儲器主要用來存儲程序代碼和代碼需要的數(shù)據(jù)（如字庫等）。該芯片支持 ～ 單電壓供電情況下的讀、寫、擦除以及編程操作，訪問時間可以達(dá)到 90ns。 高速度 SRAM 和高帶寬數(shù)據(jù)總線，保證了 Nios II CPU可以工作在非常高效的狀態(tài)。這些性能包括在系統(tǒng)編程（ ISP）能力和多次編程能力，這種新型串行配置器件作為 Cyclone? FPGA 器件在大容量低價格應(yīng)用領(lǐng)域的完美補(bǔ)充，使 得 FPGA 和配置器件相結(jié)合，提供一種盡可能最低價格的完整的可編程片上系統(tǒng)（ SOPC）解決方案。 AS 編程接口 AS 接口主要用來給板上 FPGA 的串行配置器件 EPCS16 進(jìn)行編程，故稱其為編程接口，板上也是采用圖 24 所示的 10 針插座，其信號定義見表 23。如 A2 表示 A 行 2 列的管腳。 33， 216 LEs（邏輯單元） 105 M4K Memory Blocks 483， 840 total RAM bits 4PLLs（鎖相環(huán)） 322 user I/O pins（用戶可用 I/O） Fineline BGA324pin package（封裝） BGA 是英文 Ball Grid Array Package的縮寫，即球柵陣列封裝。不管從性能上而言，還是從系統(tǒng)靈活性上而言，無論您是初學(xué)者，還是資深硬件工程師，它都會成為您的好幫手。 3 第二節(jié) NIOSIIEP2C35 核心板概述 － EP2C35 核心板資源 NIOSII－ EP2C35 核心板是基于 Altera CycloneII 器件而開發(fā)的一款嵌入式系統(tǒng)開發(fā)平臺，它可以為開發(fā)人員提供以下資源： Altera CycloneII EP2C35F484C8 FPGA