最新ls電子時(shí)鐘設(shè)計(jì)(文件)
【正文】 改進(jìn)，使不可靠清零變成可靠清零。再次改進(jìn)：在改進(jìn)之后，仍存在一些問(wèn)題。BCA 單級(jí)計(jì)數(shù)器 按照每位的進(jìn)位/清零要求，把留個(gè)計(jì)數(shù)器進(jìn)行級(jí)聯(lián)： 計(jì)數(shù)器的級(jí)聯(lián) 每一級(jí)計(jì)數(shù)器的QA－QD為計(jì)數(shù)結(jié)果輸出端，使用顯示譯碼器DCD_HEX連接其輸出端，可以顯示當(dāng)位的計(jì)數(shù)狀態(tài)。課程設(shè)計(jì)是我們專(zhuān)業(yè)課知識(shí)綜合運(yùn)用的實(shí)踐訓(xùn)練，是對(duì)專(zhuān)業(yè)知識(shí)的總結(jié)與考察，是從事將來(lái)的工作前的一個(gè)不可或缺的過(guò)程。至此，我的思路已經(jīng)非常清晰。有些事情，只有我們真正去做了，才能真正的掌握它，理解的更加深刻。16?？偟膩?lái)說(shuō)，此次課程設(shè)計(jì)雖有挫折，但還是收獲頗豐。在本次課程設(shè)計(jì)中，我發(fā)現(xiàn)了很多問(wèn)題，雖然上學(xué)期也做過(guò)這樣的課程設(shè)計(jì)，但是這次設(shè)計(jì)讓我有了很大的長(zhǎng)進(jìn)。所以我并沒(méi)有急于下手，而是花了一天的時(shí)間去分析題目，設(shè)計(jì)出其大致運(yùn)行原理，并進(jìn)行一定的論證和改進(jìn)。 譯碼器連接 整體電路連接第4部分 整體電路圖的仿真測(cè)試及性能檢測(cè)（仿真） ，運(yùn)行電路，開(kāi)始測(cè)試。按照這種方法，可以實(shí)現(xiàn)多重清零方式，從而可以實(shí)現(xiàn)24進(jìn)制用10進(jìn)制顯示的計(jì)數(shù)方式，并且清零和進(jìn)位的可靠性與同步性得到了極大地提高。把AD接地（低電平）后，當(dāng)置入控制器LOAD 為低電平時(shí)，在CLOCK上升沿作用下，輸出端QA－QD 會(huì)與數(shù)據(jù)輸入端A－D 相一致。改進(jìn)方案：由于74LS161直接清零方式為異步清零，這種清零方式會(huì)導(dǎo)致清零的不可靠。 74LS161功能表 顯示計(jì)數(shù)結(jié)果需要用到顯示譯碼器DCD_HEX 兩個(gè)正在工作的顯示譯碼器DCD_HEX 本設(shè)計(jì)需要用到非門(mén)（7405N）和與非門(mén)（7400N） 非門(mén)（7405N）和與非門(mén)（7400N）第3部分 電路設(shè)計(jì) AD置位端接地（置零），ENT和ENP以及CLR接VCC(置1），CLK接時(shí)鐘
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